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序文 |
5G、AI、メタバースなどの新興技術産業の急成長に伴い、小型・低消費電力、ヘテロジニアスインテグレーション、超高速演算などのチップアーキテクチャ技術の開発は、世界の半導体メーカーにとって最も重要な成功の鍵になっています。2012年にインテルが22nmのデバイスに革新的な3次元の「フィン型トランジスタ（FinFET）」を導入して以来、このアーキテクチャは、国際的な半導体産業の先端ウェハープロセス競争における研究開発の基礎となっています。現在の最新鋭の5nmプロセスは、FinFETアーキテクチャを用いて作られており、TSMCは2020年に量産化に成功しています。
しかし、この先、3ナノメートルまでプロセスが微細化されると、FinFETアーキテクチャは、リーク電流制御における物理的な限界に直面することになります。実際、SamsungはすでにGAAFET（Gate-All-Around FET）を採用した最新世代の新3nmプロセスアーキテクチャを発表し、先手を打っています。では、次世代チップ製造の主導権をかけた最終決戦を制するのは誰でしょうか。それはまだ分かりません。
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GAAFETチップアーキテクチャは、FinFETと比較して、より小さなサイズで優れた電力性能を持ち、チップの実寸を45％削減すると同時に、エネルギー消費量を50％削減することができます。TSMCは、3nm先端プロセスの分野でSamsungのGAAFETと覇権を争うこの激しい競争で、FinFETを使い続けるつもりです。2022年は、その勝敗を決める重要な年になることは間違いないでしょう。待望の次世代2nmテクノロジ・ノードについては、TSMCはすでにGAAFETアーキテクチャを採用することを公に発表しています。低次元・高電子移動度材料や特殊絶縁材料などの導入により、先端プロセスでの競争力を強化する方針です。GAAFETアーキテクチャは、ムーアの法則を次世代で継続的に発展させるための最良の選択肢となったようです。 |
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今回の「科学技術の新チャネル」では、MA-Tekが特別に先端半導体プロセス分野のトップ研究者である国立台湾大学電子工学研究所 劉致為（Chee Wee Liu）教授を招聘し、先端トランジスタ技術の概況と開発動向を紹介する記事を執筆していただきました。この重要な科学技術分野の学術研究の進展を、読者の皆様と共有できれば幸いです。
Director of R&D Center & Marketing Division, Chris Chen, 2022/01/20
電子部品の魂-先端トランジスタ技術と開発動向
劉致為（Chee Wee Liu）教授
博士課程学生:蔡仲恩(Jhong-En Tsai)、劉亦浚(Yi-Jun Liu)、杜建德(Jian-De Du) 国立台湾大学 電子工学研究所
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技術の急速な進歩に伴い、さまざまな電子機器が私たちの生活に欠かせないものとなっています。車のような大型デバイスからスマートフォンのような小型まで、これらのデバイスはすべて、コアに半導体チップを備えています。そのため、半導体チップも人間の生活から切り離せないものになっています。台湾の半導体産業は、このテクノロジーの世界で重要な役割を果たしています。ビッグデータ、AI(人工知能)、IoT（モノのインターネット）、モバイルスマートデバイスの急速な発展を促進する5G時代の到来により、高度な半導体の需要は拡大し続けています。半導体プロセス技術を開発するためのさまざまな研究チームの努力と、政府および企業の投資により、半導体産業は台湾の将来と成長の柱となっています。
ムーアの法則に沿った発展により、3μmテクノロジーノードから今日の5nmテクノロジーノード(図1)に進化し、3nmテクノロジーノードは2022年に量産が開始される予定です[1]。テクノロジーノードが小さいほど、トランジスタ密度は高くなります。過去には、プレーナFET技術の開発中に二つの重要な技術的ブレークスルーがありました。一つは、90nm技術の量産を開始した歪みSi法です。シリコンチャネルの移動度を向上させ、電流を増やすことができました。二つ目のブレークスルーは、high-k/メタルゲートの開発でした。誘電体層のk値が大きいほど、酸化膜容量(Cox)が増加し、トランジスタ電流が高くなります。さらに、等価酸化物厚さ同じ酸化膜換算膜厚(EOT)の場合、漏れ電流は物理的厚さが大きいほど低減することができます。
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図
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図2 技術ノードとゲート長の大まかな推定 ※この図の著作権は、国立台湾大学電気工学研究所の劉致為教授とその研究チームに帰属します。許可なくいかなる形式でも使用、複製、または翻案することはできません。
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トランジスタは、従来のプレーナー構造(図3a)から3次元構造(図3b)に移行しています。この3面トライゲート構造は魚のひれと外観が非常に似ているため、フィントランジスタと呼ばれています。フィントランジスタはプレーナトランジスタよりも有効幅が大きいため、デバイスの電流密度を向上させることができます。さらに、その3次元構造は、チャネル制御性を向上させ、短チャネル効果を抑制することができます。3次元フィントランジスタ構造は、サブスレッショルド振幅(SS)と動作電圧も低減し、電力損失を低減します(図5c)。フィントランジスタは成長し、16nm、10nm、7nmから今日の主流コンポーネントの5nm、および3nmノードまで、合計5世代のテクノロジーノードの開発に貢献してきました。
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(c) 電流-電圧図[2] |
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TSMCは、2019年のIEDM(Internatioinal Electron Devices Meeting)で、高移動度チャネル[3]を備えた5nmフィントランジスタを量産する準備ができていることを発表しました。高移動度チャネルを使用することは、スポーツカーを運転するようなもので、それはより速く、より優れたパフォーマンスを発揮します。図4[4]は、2021年のISSCC（Internatinal Solid-State Circuits Conference:国際固体素子回路会議）でTSMCが示した高移動度チャネルフィントランジスタです。図を見ると、高移動度チャネルは下部のシリコン材料と明らかに対照的であり、明確なダンベルのような構造をしていることがわかります。TSMCは、2022年後半に3nmテクノロジーノード用のフル世代プロセストランジスタの量産を開始する予定です。5nmノードから3nmノードに移行すると、ロジック密度は約70%増加し、同じ消費電力で速度が10〜15%向上するか、同じ速度で消費電力が25〜30%少なくなります[1]。 |
図4 TSMC 5nm高移動度チャネルフィントランジスタ[4] © IEEE |
短チャネル効果を抑制しながらチャネルの制御性をさらに高めるには、トランジスタの構造を変更する必要があります。サムスン、TSMC、インテルは、3nmテクノロジーノード(サムスン)と2nmテクノロジーノード(TSMC、インテル20A)にゲートオールアラウンド(GAA)ナノシート構造を使用することを発表しました。ゲートオールアラウンドトランジスタは、フィントランジスタよりも優れたゲート制御を備えており、より高いトランジスタ密度を可能にします。そのため、高度なテクノロジーノードのフィントランジスタに取って代わります。GAAトランジスタ構造を使用することで、トランジスタの漏れ電流を効果的に低減し、したがってより多くのエネルギーを節約することができます。言い換えれば、水漏れのない適切に設計された強力な蛇口を使用することと同じです。トランジスタの駆動電流は、二層橋を構築するように、同じ領域内で垂直方向のチャネル数を増やすチャネルスタッキング方式で増やすことができます。これにより、より多くのトラフィックが可能になります。同様に、スタッキングにより、トランジスタはより高い電流を流し、トランジスタ密度を高めることができ、コンポーネントの性能を効果的に向上させることができます。
図5[5]は、垂直に積層されたナノシート構造を示す。FinFETを90度回転し、4面のラップアラウンドゲート構造で垂直に積み重ねられたものと考えてみてください。チャネル幅(DFin)は、リソグラフィプロセスによって制限され、チャネルの厚さ(DNS)はエピタキシーによって決定されるため、厚さを精密に制御できます。さらに、積層されたナノシートは、垂直方向にチャネル層の数を増やすことができ、同じフットプリント内で有効幅(Weff) が大きくなり、より高い電流が得られるため、トランジスタの性能が向上します。エピタキシー技術は、積層されたナノシートの厚さを正確に制御できることに加えて、チャネル間の距離、別名サスペンション厚さ(Tsus)も制御でき、したがって、このアプローチでは、FinFETのようにフットプリントが増加することはなく、Tsusを減らすことで部品の寄生容量を減らすことができます
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図
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サムスンは、2018年のIEDMで、3nmテクノロジーノードのトランジスタ構造としてマルチブリッジチャネルFET(MBCFET)を備えたGAAトランジスタを率先しては発表しました(図6a、b)[6]。MBCFETはFinFETプロセスの90%を採用しており、現在の業界のFinFETプロセスとの互換性が高いと述べられました。MBCFETは、その名前が示すように、構造が多層ブリッジに似ています。その構造は、前述の積層ナノシートの構造と実は同じです。FinFETと比較して、MBCFETはより優れたゲート制御を備えています。また、同じフットプリント内で等価幅が大きくなり、より大きな駆動電流が得られます。チャネル幅は、さまざまなアプリケーションに合わせて調整できるため、回路設計の柔軟性が向上します。 |
図6(a、b)サムスンの3nmテクノロジーノードMBCFET[6] © IEEE |
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一方、IBMの2nmテクノロジーノードは、チャネル幅40nm、チャネル高さ5nm、ゲート長12nmの3つの垂直積層ナノシート(図6c)[5]の使用を提案しています。この構造により、漏れ電流と消費電力を効果的に削減できます。7nmプロセス技術と比較して、消費電力を75%削減しながら、パフォーマンスを45%向上させることが期待されています[7]。 |
(c) IBMの2nmテクノロジーノード3層垂直積層チャネルトランジスタ[5] © IEEE |
TSMCは、2021年のISSCC国際会議で、2nmテクノロジーノード用の3層垂直積層ナノシートトランジスタ構造を展示しました(図4a)。この構造により、性能が向上し、サブスレッショルド振幅が低くなります[20]。Intelは、2024年に20AテクノロジーノードにRibbonFET(積層ナノシートと同様の構造の垂直に積み重ねられた4層積層ナノリボン)を使用することを発表しました(図7b)[8]。また、最適化されたRibbonFETを2025年の18Aテクノロジーノードの構造として使用する予定です。さらに、2020年のVLSIシンポジウム(VLSI)において、フランスの半導体研究機関CEA-Letiは、7層積層Si GAAナノシートトランジスタを提案しました(図8)[9]。このように、業界の動向から、チャネルを高度に積み重ねたGAAトランジスタ構造が将来のトランジスタの主流構造になることは明らかです。
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(b)インテル 20A
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図8 フランスの半導体研究機関CEA-Letが発表した7層垂直積層シリコンチャネルトランジスタ[9]© IEEE |
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これまでに公開されているGAAトランジスタのほとんどは、シリコン(Si)チャネル材料を使用しています。回路の動作速度を上げるには、トランジスタの駆動電流(垂直に積み重ねられたチャネル電流の合計)を高める必要があります。垂直方向のチャネル数を増やすことに加えて、トランジスタのチャネルにより高い移動度を持つ材料を使用することで、トランジスタの駆動電流を改善することができます。ゲルマニウム(Ge)、ゲルマニウムシリコン(GeSi)、ゲルマニウムスズ(GeSn)、およびその他の新しい第IV族材料などの材料は、シリコンよりも電子および正孔の移動度が優れており、現在の業界のシリコン半導体プロセス技術との互換性が良好です。
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私たちの研究チームは、(図9左)[10]。駆動電流をさらに高めるために、ゲルマニウムシリコンチャネル中のゲルマニウム濃度を95%に高め、チャネルの電子移動度を向上させ、世界初の高効率7層積層Ge0.95Si0.05ナノワイヤN型GAAトランジスタの実証に成功しました(図9右)[10]。これらの研究成果は、トップの国際ジャーナルであるNature Electronics[11]の研究ハイライトとしても報告されました。 |
図9 我々の研究チームが発表した8層積層GeSiナノシート(左)と7層積層GeSiナノワイヤ(右)のトランジスタ [10] © IEEE |
高レベルスタックを備えた高移動度チャネルGAAトランジスタは、将来の半導体技術ノードの主要なトレンドになることがわかります。関連するプロセス技術の中で、エピタキシーとエッチングは、高レベルのスタックチャネルGAAトランジスタにとって最も重要です、2つの相互最適化によって高効率トランジスタを実現することが
出来ます。現在、NTUは、多層積層チャネルGAAトランジスタを開発できる業界外の唯一の機関です。このように、NTUは学界と産業界の間の重要な架け橋となっています。
P型トランジスタに関しては、圧縮ひずみゲルマニウムスズ(GeSn)材料は純粋なゲルマニウムやシリコンよりも正孔移動度が高いため、デバイスの駆動電流を増やすために使用でき、チャネル材料として大きな可能性を秘めています。ただし、ゲルマニウムスズ材料はエネルギーギャップが小さいため、デバイスのオフ状態のリーク電流が大きくなります(Ioff)とより小さなスイッチ電流比(Ion/Ioff)が小さくなることで、過度の電力損失を引き起こします。この問題は、チャネルの厚さを減らすことで改善できます。チャネルが薄くなると、量子閉じ込め効果によりIon/Ioffが上昇し、ゲート制御の強化によりサブスレッショルド振幅(SS)が低下します。但し、チャネル厚みが5nm未満になると、表面フラネス散乱により移動度が低下する。したがって、移動度の高いゲルマニウムスズチャネルを使用する場合、デバイスの駆動電流を維持するために多層積層が必要なります。
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そのため、私たちの研究チームは、2021年のIEDMで7層積層と8層積層のGe0.9Sn0.1超薄型P型トランジスタ(図10)[12]。高移動度チャネルにはゲルマニウムスズ材料を使用し、エピタキシーと高選択等方性ドライエッチング(HiSIDE)プロセスを最適化することで、厚さ3nmの極薄チャネルの作製を実現しました。これにより、コンポーネントの漏れ電流が効果的に減少し、３次元ゲルマニウム/ゲルマニウムスズトランジスタのION/IOFF比で世界記録を樹立しました。この論文は、2021年のIEDM最優秀学生論文賞を受賞しました。要約すると、超薄型ボディの高積層、高移動度のGAAトランジスタは、半導体チップの性能を向上させながら、より省電力を実現します。このように、半導体技術は進歩し続け、人類の生活を向上させていきます。 |
図10 研究チームが発表した7層(左)と8層(右)のゲルマニウムスズ超薄体[12] © IEEE |
References:
[1] TSMC [Online] https://www.tsmc.com/chinese/dedicatedFoundry/technology/logic
[2] M. Bohr and K. Mistry, “Intel’s Revolutionary 22 nm Transistor Technology,” [Online] https://download.intel.com/newsroom/kits/22nm/pdfs/22nm-Details_Presentation.pdf
[3] G. Yeap et al., “5nm CMOS Production Technology Platform featuring full-fledged EUV, and High Mobility Channel FinFETs with densest 0.021μm2 SRAM cells for Mobile SoC and High Performance Computing Applications,” IEEE International Electron Devices Meeting (IEDM), pp. 879-882, 2019.
[4] Mark Liu, “Unleashing the Future of Innovation,” 2021 IEEE International Solid-State Circuits Conference (ISSCC), Plenary Session 1.1, 2021.
[5] N. Loubet, “Enablement of Next Generation High Performance Nanosheet Transistors,” IEEE International Electron Devices Meeting (IEDM), Short Course 1, 2020.
[6] G. Bae et al., “3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications,” IEEE International Electron Devices Meeting (IEDM), pp. 656-659, 2018.
[7] “IBM Unveils World's First 2 Nanometer Chip Technology, Opening a New Frontier for Semiconductors” [Online] https://newsroom.ibm.com/2021-05-06-IBM-Unveils-Worlds-First-2-Nanometer-Chip-Technology,-Opening-a-New-Frontier-for-Semiconductors
[8] “Intel Accelerated” [Online] https://download.intel.com/newsroom/2021/client-computing/Intel-Accelerated-2021-presentation.pdf
[9] S. Barraud et al., “7-Levels-Stacked Nanosheet GAA Transistors for High Performance Computing,” IEEE Symposia on VLSI Technology and Circuits (VLSI), TC1.2, 2020.
[10] Y.-C. Liu et al., “First Highly Stacked Ge0.95Si0.05 nGAAFETs with Record ION = 110 μA (4100 μA/μm) at VOV=VDS=0.5V and High Gm,max = 340 μS (13000 μS/μm) at VDS=0.5V by Wet Etching,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T15-2, 2021.
[11] S. Thomas, “Germanium nanowire transistors stack up,” Nature Electronics, Vol. 4, July 2021, 452.
[12] C.-E. Tsai et al., “Highly Stacked 8 Ge0.9Sn0.1 Nanosheet pFETs with Ultrathin Bodies (~3nm) and Thick Bodies (~30nm) Featuring the Respective Record ION/IOFF of 1.4x107 and Record ION of 92μA at VOV=VDS= -0.5V by CVD Epitaxy and Dry Etching,” IEEE International Electron Devices Meeting (IEDM), pp. 569-572, 2021.
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編集後記 |
MOSFETの構造が発明されてから40年以上が経ちました。ゲート長が20nm以下になると、物理の性質上、さまざまな制約が生じますが、その代表的なものが「短チャネル効果」と「量子トンネル効果」です。FinFET技術の発展により、チッププロセスは5nm世代に突入しました。次に、先端プロセスアーキテクチャは、FinFETからGAAFETに移行します。そのとき、TSMC、Samsung、インテルは、5nm以下のGAAFET技術の開発を軸に、激しい競争を繰り広げることになるに違いありません。
ウェーハ製造技術の優位性を追求することも重要ですが、一方で、次の半導体覇権時代において技術的リーダーシップを発揮するためには、システムパッケージやインテグレーション技術の開発も模索する必要があります。産官学一体で、このチャンスをいち早く捉え、総合的な戦略を構築していく必要があります。さらに、GAAFET世代の後にどんなイノベーションが起こるかも興味深いものです。ムーアの法則の発展を継続できる新しいトランジスタ構造が出現するでしょうか。見守っていきましょう！
国立台湾大学の劉致為（Chee Wee Liu）教授と彼の研究チームは、多層積層チャネルGAAトランジスタを開発できる業界外の唯一の国内研究チームです。彼らの研究は、2021年に半導体分野のトップ国際学術誌に掲載されました。彼らは世界で初めて、7層および8層のゲルマニウムシリコンチャンネルを積層したGAAトランジスタの開発に成功しました。MA-Tekは、GAAFETの先端プロセス研究に必要なあらゆる分析サービスを提供することで、今年も劉教授の産学連携プロジェクトに協力できることを光栄に思っています。Ma-Tekは、先端半導体プロセスおよびパッケージングのさまざまな分析・試験ニーズに対応するための試験装置一式と専門的な技術経験を有しています。関連する分析技術の詳細については、以下のリンクをクリックしてください！
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