3D IC金属間化合物はんだバンプの最新動向

半導体の線幅縮小が物理的限界に達し、製造コストが高騰し続ける中、ムーアの法則を追いかけてトランジスタ数を増やすことは、もはやコスト削減と性能向上を両立させる有効な手段ではなくなりました。そのため、世界中のウェハファウンドリーの焦点は、より高度なウェハプロセスの追求から、革新的なパッケージング技術へと徐々にシフトしています。先端パッケージング技術の開発は、半導体産業を支える最大の原動力です。現在、Intel、TSMC、ASE、Samsungなど、多くの有名メーカーが先端パッケージへの投資を増やしています。最新の市場調査に基づく推計によると、2020年から2026年にかけて、先端パッケージング市場は年平均成長率7.9%で大幅に成長し、2025年までに世界売上高が420億米ドルの規模を超えると予想されています。さまざまな先端パッケージング技術の中で、2.5D/3D積層IC、エンベデッドダイ(Embedded Die, ED)、ファンアウト(Fan-Out, FO)が3大カテゴリーであり、それぞれのCAGR(年平均成長率)は21%、18%、16%です。

「多次元構造レイアウト」がコンタクトの相互接続の密度を大幅に向上させるというコンセプトに基づいて、パッケージング業界は、2D平面から3D積層設計へと徐々に移行しています。シングルチップからマルチチップへの異種集積や、フリップチップ、バンピング、ウェハーレベル・パッケージング、2.5Dパッケージング(インターポーザー/RDL)、3Dパッケージング(TSV)など、チップレットアーキテクチャは、これらの集積設計の主流です。

先端パッケージング技術では、2.5D/3Dスタッキングを利用し、異なる機能を持つ IPモジュールを統合することで、柔軟性の高いチップレット設計と構成を実現することができます。これにより、チップ開発のスピードアップが図れるだけでなく、研究開発コストや製造コストも大幅に削減できます。例えば、14nmプロセス条件下では、チップレットアーキテクチャを使用して IC を製造することで、一般的なシステムオンチップ(SoC)設計アプローチと比較して、製造コストを50%以上削減することができます。したがって、先端パッケージング技術は、半導体産業の発展にとって新たなブルーオーシャンとなり、2.5D/3Dパッケージングを用いたチップレット設計アーキテクチャは、必然的な技術トレンドとなるでしょう。そのため、チップの相互接続密度をいかに高め、さまざまなチップの極端な異種集積をいかに実現するかが、今後の先端パッケージング分野における中核的な競争力となります。

現在の先端パッケージングの発展の軌跡から判断すると、40μm以下のピッチで高密度相互接続を実現するためには、主に2つの技術的アプローチがあります。ひとつは、従来のはんだバンプコンタクトのサイズを縮小し続けることで、もうひとつは、銅と銅のボンディングメタル相互接続技術の開発です。これらのアプローチはいずれも、チップコンタクトのピッチを10μmに縮小し、12インチウェハ上に5億個以上のI/Oコンタクトを提供できる可能性を秘めています。

コンタクト技術が徐々に狭ピッチ化するにつれ、克服すべき課題はますます多くなっています。製造プロセスの面では、銅と銅の接合技術は、はんだバンプを直接微細化するよりも小さなピッチサイズを得ることができますが、この技術の製造コストはほとんどのOSATにはまだ高すぎます。また、その製造プロセスには高価な半導体工場の建設が必要となります。一方、マイクロバンプ技術は、既存のパッケージングプロセスとインフラを利用できるため、コストと歩留まりの両面でより多くの利点があり、現在でも多くの大手メーカーに支持されている主流の開発動向となっています。現在、狭ピッチマイクロバンプ技術の開発に積極的に投資している大手のサプライヤーには、Amkor、ASE、Intel、JCET、Samsung、TSMCなどがあります。

陳弘仁、MA-tek研究開発センター所長   2022/10/31

先端パッケージング！　 3D IC金属間化合物はんだバンプの最新動向

杜正恭 教授, 国立清華大学 材料科学工学部

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ビッグデータ時代の到来とともに、電子製品の需要はますます拡大しています。モノのインターネット、5G、人工知能、電気自動車などの技術の急速な台頭により、ロボット、無人自動車、ドローンなどの製品も普及が進み、これらのアプリケーションに求められる技術的要件は、高速な情報伝送、外部環境の認識能力、伝送遅延の低減などであり、同時に省エネルギーやリスクの低減などさまざまな目標を満たすことです。これらすべてに膨大な量の極めて高速な計算が必要となるため、先端半導体ウェハの需要が急増しています。

これらの技術の進歩に伴い、チップ内のトランジスタの密度はますます高くなっていますが、ムーアの法則に基づくVLSIのトランジスタの微細化は減速しており、トランジスタ密度の継続的な向上には、高度なパッケージングにおけるブレークスルーが必要とされています。The Insight Partners(米国の市場調査会社)が2022年2月15日に発行した報告書 ”Advanced Packaging Market Size, Share, Revenue, Growth, Global Analysis and Forecast to 2028” によると、パッケージング技術の革新、デバイスの小型化、MEMS(微小電気機械システム)の普及により、先端パッケージング市場は年平均成長率8%で成長し、2022年の約300億米ドルから2028年には550億米ドルになると予測されています。また、先端パッケージングは、2020年には半導体パッケージング市場の約40%を占め、2030年には60%以上に増加すると予想されています(図1)。さらに、2021年から2030年にかけて、3D/2.5D ICとファンアウトパッケージの年平均成長率はそれぞれ約22%と16%になると推定され、これらはすべての先端パッケージング技術の中で最も急速に成長する技術です(図2)[1]。

先端パッケージングにおけるトランジスタ密度の向上は、主にCu-Cuハイブリッドボンディングとマイクロバンプ技術によって推進されています。前者はコンタクトピッチが10μm以下のハイエンド製品向けに設計され、より高いトランジスタ密度を実現するもので、Cu-Cu接合の他に、Au-Au接合があります。この方法は、平坦な純金属の相互拡散接合に基づいています。製造の敷居と難易度が高く、より優れた表面平坦度と清浄度が要求されます。後者は市場でより一般的な技術であり、主に中・高級製品に使用されています。

現在、最先端のマイクロバンプのピッチは40μmです。サーマルコンプレッションボンディング(TCB)技術が向上し、より進んだ機械設計により、近い将来、マイクロバンプのピッチは20μm、あるいは10μmにまで縮小される可能性があります。マイクロバンプの大きさはピッチの約50%ですので、マイクロバンプの大きさは10μm以下になる可能性があります(図3)。

図3　バンプピッチとサイズの小型化 [2]

先端パッケージのはんだバンプは、例えば、最大のBGAの直径は約760μm、中型フリップチップパッケージ(C-4)のはんだ接合部は約100μm、2.5D/3D IC技術のマイクロバンプの直径は10μmです(図4)。C-4はんだバンプと比較すると、マイクロバンプは直径が10分の1、体積は1000分の1しかありません。表面積/体積比の増大は、はんだ界面の反応性を高め、これは微細構造に大きな違いをもたらします。

図 4　2.5D/3D ICパッケージング構造の断面図[3]

2.5D/3D ICでは、多層パッケージング構造とはんだバンプの微細化により、パッケージングプロセスが複数回のリフローを経ることになり、金属間化合物(IMC)の急速な成長を引き起こし、はんだ接合部内部でのスズの消費とIMCの発生が増加します。はんだバンプ中のIMCの割合が増加すると、その結晶粒の特性がはんだバンプの物理的特性に大きく影響します。

一般に、はんだ接合部の信頼性を評価する際に最も懸念されるのは、微細構造におけるボイドの発生です。電解めっきは、ファインピッチの小型マイクロバンプ実装用はんだを析出させるプロセスの一つです。しかし、電解めっきでは、めっき浴中に添加されるレベリング剤、洗浄剤、インヒビター、 その他の金属原子など、さまざまな不純物がはんだ層に混入します。はんだの消費量が増えると(図5)、IMC に不溶な不純物の濃度が高くなり、粒界に押し出されて欠陥やボイドを形成します。

従来のパッケージングでは、はんだボール表面の酸化物や残留フラックスが同様の問題を引き起こす可能性があります。ただし、はんだ接合部におけるIMCの割合が低いため、不純物濃度の変化は比較的小さく、有害な影響を引き起こす可能性は低くなります[6]。はんだ接合部の微細化によりフルIMCはんだ接合が形成され、不純物による不具合が発生する確率が高まり、応力集中による機械的強度の低下や電気的特性の低下など、信頼性に悪影響を及ぼします。

図 7　(a)～(d) Cu/Sn/Cu(10µm)を250°で 1 分, 12 分, 17 分, 20 分間反応させた後の BEI [6]

図8　IMCの成長による不純物の濃縮[6]

はんだ接合部の微細化に起因するボイドに加え、電気めっきパラメーターや電気めっき工程中のめっき浴環境の組み合わせによってもボイドが発生することがあります。図9は、P-h(高電流密度)、P-l(低電流密度)条件でPEGとClインヒビターのみを添加したCuめっきのはんだ接合部微細構造のプロセスです。電流密度を下げたリフロー後はボイドのない完全な微細構造が得られます。

図9　 PEGとClインヒビターを添加した高および低h/l電流密度下でのめっきリフロー後のはんだ接合部微細構造[7]

また、同じ電気めっき条件で促進剤AとBを添加した場合のはんだ接合部の微細構造(図10)を見ると、促進剤Bは、PEGインヒビターの吸着サイトを置換する能力が弱く、不純物濃度が高くなるとボイドが発生します。したがって、電流密度やインヒビターと促進剤の同時添加を含む電気めっきパラメーターの調整と電気めっき浴処方の開発によって、結晶粒の大きさやボイドの発生を制御することが重要です[7]。

図10　促進剤AおよびBを添加し、同一電流密度でのめっきおよびリフロー後のはんだ接合部の微細構造[7]

めっきパラメーターを調整したり、インヒビターや促進剤を添加したりすることは、ボイドのないめっき層を作るために必要ですが、3D ICに関しては、これらの利点と、(不純物濃度の増加による)はんだの微細化の過程での添加剤に起因する欠陥とを天秤にかける必要があります。不純物発生源を減らすためにめっき浴処方を簡素化するかどうか、そして電気めっきパラメーターをどのように制御するかが、3D IC分野における電気めっきプロセスの重要な課題かもしれません。

電気めっきプロセスで使用される添加剤は、常に有害ではありません。リフロー後のボイドの形成に影響を与えるだけでなく、コーティングの表面形態を修正することができ、このことは、その潜在的な応用価値と柔軟性を示しています。図10に示すように、めっき浴添加剤を開発し、プロセスパラメータを調整することで、特殊な表面形態を持つCu皮膜を調製し、フルIMCはんだ接合に適用することができます。ドーム型やピラミッド型の表面は、はんだ接合部のせん断強度を大幅に高め、特殊なCu表面構造の噛み合わせ効果(the interlocking effect and the riveting)のおかげで、亀裂が伝播・拡大しにくくなります[8]。

図11　ファセット、ドーム、階段ピラミッド状の表面構造を持つ完全IMCはんだ接合部のせん断強度 [8]

図12　ドームおよび階段ピラミッド状はんだ接合部-破断面の表面SEM像：(a)ドーム状, (b)階段ピラミッド状、(c)破断経路の模式図[8]

マイクロバンプのピッチが微細になり、はんだバンプ内のはんだ材料の量が少なくなると、Snの消耗が速く、IMCが多量に形成されるため、TLPBの実現性が大きくなりますが、ボイドの発生や信頼性への影響も懸念されます。また、不純物の影響以外にも、2 元素の拡散速度の違いによるカーケンドールボイドなど、ボイドの形成には理由があります。例えば、一般的なCu/Sn界面層を考えると、CuはまずSnと共にCu6Sn5相を形成し、次にCuとCu3Sn相を形成します。   室温環境の300Kでは、Cu3Sn相中のCuの拡散速度は、Cu3Sn相中のSn原子の拡散速度の17倍です。このような拡散速度の大きな差により、Cu/Cu3Sn界面にカーケンドールボイドが生じます(図13)。熱時効が進み、Cu3Sn層が厚くなるにつれて、カーケンドールボイドの面積が増大します。これは長い間、あらゆるレベルのパッケージングにおいて重要な問題でした。

図13　さまざまな表面形状を持つCuめっきの表面SEM像： (a) 平面 (b) ドーム状 (c) 階段状ピラミッド[8]

図 14　BGAパッケージ接合界面のボイド [9]

図15　Cu3Sn相におけるCuとSnの拡散速度[10]

3D IC 分野で盛んに議論されている TLPB IMC はんだバンプについて、はんだバンプの微細化がもたらす IMC 成長速度の高速化は、製造性の点で有利です。一方、リフロー工程や熱エージング工程で発生する界面反応は、IMCを過剰に成長させ、また、コンタクトの気孔率も増加します。上記のカーケンドールボイド以外にも、熱反応による相反転が体積変化を引き起こすことがあります(表1)。体積の減少は内部応力の原因となります。IMC が成長し続けると、第二相転移 (Cu6Sn5 相から Cu3Sn 相への相転移など) の発生はすべて内部応力を増大させ、信頼性に有害なクラックやボイドを引き起こす可能性があります。

表1　さまざまな反応下での体積変化率 [6]

図16　はんだと金属の反応による体積収縮応力 (a) 組み立て時 (b) 反応中 (c) はんだ消費後 [6]

つまり、IMC の生成は諸刃の剣です。IMCは硬くて脆いという性質があるため、Snの代わりに使用すればはんだバンプの機械的特性を強化できるかもしれませんが、成長しすぎると多くの信頼性問題を引き起こす可能性があります。TLPB工程に要する時間は従来より数倍短縮されています。今後3D積層への要求が高まるでしょう。微細化によりフルIMC接合が可能ですが、熱影響によるIMCの過剰成長によるボイドをいかに回避するかが重要な課題となってきます。 IMCの急速成長は、従来の大型C-4はんだバンプでは起こらず、フルIMCはんだバンプ特有の現象です。両サイドのスカラップ形状のCu6Sn5粒が接触すると(図17)、すぐに柱状粒に合体し、結晶粒が粗大化します。   図17 (a)260℃で3分間リフロー後のCu/Sn/CuのSEI; (b) Cu6Sn5のEBSD IPFマップ(リフロー3分); (c) Cu6Sn5のEBSD IPFマップ(リフロー4分) [11]

一般に、粒界エネルギーは結晶方位に依存し、高角度の粒界はより高いエネルギーを持つと推測されます。液体はんだの濡れによる高角度粒界により、スカラップ形状のCu6Sn5は非常に速い粒成長を示します。液体流路は、結晶粒成長に極めて速い動力学経路を提供します。しかし、粒界が低角度であったり、傾いていたり、ねじれていたりすると、液体はんだが粒界を濡らすことができないため、急速な粒成長は起こりません[11]。

また、図18[12]に示すBGAはんだバンプで、Niを添加したSAC305はんだボールとOSP Cu基板の界面反応で見られるように、結晶方位差と粒径にも一定の関係があります。図(b)の青線、赤線、黒線はそれぞれ65°以上、55～65°、55°未満の粒界転位を表します。図から赤線や黒線の部分のように粒界角度の低い領域は、転位密度が高く、β-Snの結晶粒が小さなため、図18(a)に示すような織り交ぜ構造(interlace structures)を形成しています。

図18　(a) SAC1205-0.1Ni/OSP CuはんだバンプのEBSD結晶方位マップ; (b) 対応するSAC1205-0.1Ni/OSP Cuはんだバンプの粒界マップ[12]

パッケージングでは一般的な拡散バリアであるNi層をCu/Sn界面に追加することで、Cu-Sn IMCの成長速度を低下させることができます。また、NiがSn中のCu6Sn5結晶粒の核生成サイトとして作用し、結晶粒の微細化を促進し、はんだバンプの機械的特性を向上させることも文献に示されています。この元素の添加は、結晶粒の微細化、結晶粒方位の多様化によりはんだバンプの信頼性を高めるため、3D ICのTLPBはんだバンプに使用されることが期待されます[13]。また、Cu6Sn5にNiを添加すると、すべての結晶面で弾性率と硬さが増加し、異方性が低下しました[14]。

過去の研究でも、Zn添加による短距離秩序が、結晶粒の微細化と結晶粒方位の多様化をもたらすことが確認されています[15-17](図19)。TLPBはんだバンプでは、Znの添加により、図20(d)に示すようにCu6Sn5粒子が折り重ね(interfold)微細構造を形成します。優先配向結晶粒が折り重ね微細構造に変化することで、クラック伝播経路を減少させ、はんだバンプの信頼性が向上すると期待されます [16]。

基板にZnを添加すると、Cu6Sn5の相安定性が向上し、Cu3Sn相への転化とそれに伴うカーケンドールボイドの発生を防ぐことができます[18-20]。図21に示すように、基板へのZn添加は、熱時効後のCu3Sn相とカーケンドールボイドの成長をほぼ完全に抑制し、Cu6(Sn,Zn)5の熱安定性が良好であることを示しています。

図21　Sn/Cu, Sn/Cu-15Zn, Sn/Cu-30Znはんだバンプの断面図 (a)～(c) 熱時効前、(d)～(f) 150℃, 80日間熱時効後の断面図[18]

下図 22 は、Ni/SnAgCu/Cu1-x-Znx はんだ接合微細構造の断面です。Cu基板にZnを添加することで、両側の基板のCu3Sn相が完全に抑制されています。これらの研究はBGAはんだ接合部の界面反応に関するものですが、良好なIMC成長抑制能と相安定性は、TLPBマイクロバンプのニーズを満たしており、将来の3D IC分野において大きな潜在的応用価値を有しています。

図22　界面微細構造 (a) Ni/SnAgCu/Cu, (b) Ni/SnACu/Cu-15Zn, and (c) Ni/SnAgCu/Cu-30Zn [20]

先端的なパッケージングと3D ICの市場需要は、今後数年間で急速に伸び続けると予想され、はんだバンプの微細化により、TLPBプロセスで作製されたフルIMCマイクロバンプの実現が可能になりました。はんだ接合部の融点が高く、Snが完全に消費されるため、複数回のリフロー後のSnの再溶解によって生じるアライメントやスタッキングの問題を回避することができます。しかし、IMCの急速かつ過剰な成長とそれに伴う体積収縮、相変化やカーケンドール効果によるボイド、電気めっき工程で発生する不純物によるボイドなど、TLPBが直面するいくつかの重要な問題があります。これらの問題はマイクロバンプがIMCで完全に占められることで表面化しました。幸いなことに、めっき浴環境やめっきパラメーターを調整することで、めっきプロセスに起因する欠陥の可能性を大幅に低減することができます。

金属基板にさまざまな元素をドープすることで、IMCの粒径や配向性を改質できるだけでなく、熱安定性を向上させ、長時間の熱時効効果下での相変化に起因する体積収縮やボイドの発生を回避することができ、3D ICのマイクロバンプに適用すれば、マイクロバンプの長期信頼性が大幅に向上することが期待されます。

Reference: 

[1]https://www.globenewswire.com/en/newsrelease/2022/02/15/2385153/0/en/Advanced-Packaging-Market-Worth-55-Bn-Globally-by-2028-at-8-CAGR-Exclusive-Report-by-The-Insight-Partners.html

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For nearly half a century, the semiconductor industry has developed following the predictions of Moore's Law and become a technology industry with a pivotal position in the global economy. However, with the successful advancement of semiconductor processes from the 7nm to the 5nm and the active movement towards the 2nm node, it is growing ever more difficult to maintain Moore’s Law. There are two main problems. One is the problem of costs and investments. The other is the technical challenge inherent in size reduction. Though semiconductor chip manufacturers can continue to compress transistor sizes, the cost of making advanced chips is skyrocketing. So, in terms of average yield, this tactic is no longer cost effective. For example, at present, the distinction between chips with mature processes and advanced processes is typically drawn at the 28nm mark. Just between the 5nm and 8nm logic chips, there is a difference in manufacturing cost of nearly 10 times. If the cost effectiveness was considered only in terms of the increased number of transistors, there is no longer any benefit to be gained from mere size reduction.

It costs tens of billions of USD to construct a fab for processes below 7nm, and that would not even include the subsequent operation, maintenance, technology research and development and other expenses. So, at present, there are only three manufacturers in the world who have the ability to continue to participate in the advanced process competition: TSMC, Samsung and Intel. In addition, as the wafer size shrinks to 1nm, leakages, heat generation and serious power consumption caused by short-channel effects are also limitations that have thus far been difficult to solve.

With the rise of emerging technologies such as AI (artificial intelligence), 5G communications, the Internet of Vehicles, the Metaverse, and Industry 4.0, the demand for high speed computing is increasing exponentially. Even if the transistor is miniaturized to its physical limits to improve performance, it would remain far from being able to meet the needs of future industrial applications. Therefore, in recent years, researchers have turned to packaging technology in search of new solutions in the hopes of continuing the perpetuation of Moore’s Law and providing the chip computing performance required for the innovative industrial applications of the future.

Advanced packaging technology provides a cost-effective way to achieve the goal of high density contact interconnections and heterogeneous chip integration. Whether it’s to continue or surpass Moore’s Law, advanced packaging technology will be essential. Therefore, those in the supply chain of the global semiconductor industry, including major fabs, packaging and testing companies, and even some slightly larger Fabless companies, are all increasing their investments in advanced packaging. The leading foundry TSMC has always led the way. Aside from its 4 existing packaging and testing factories, including Tainan Science Park, Taichung Science Park and Longtan, it will also be opening a 5^th packaging and testing factory, the AP6 in Zhunan, for mass production in the second half of this year to provide advanced packaging foundry services, including SoIC, WoW, and CoW. ASE, the leader in packaging and testing, also announced last June that it would be investing 2 billion USD into boosting its wafer packaging business. In September this year, UMC and the packaging and testing manufacturer Chipbond planned to exchange equities to strengthen their long-term, strategic cooperation in the field of advanced packaging. In addition, according to reports by the South Korean media, Samsung is evaluating a plan to invest about 200 billion Korean won into the expansion of its semiconductor fab in Cheonan, South Korea to establish its advanced fan-on-wafer-level-packaging (FOWLP) production line.

Based on current industry trends, it can be predicted that future 2.5D/3D heterogeneous integration advanced packaging solutions will embrace the Chiplets architecture. When the number of defect points within a wafer is roughly fixed, using the Chiplets design can drastically reduce the number of ICs affected by defects, thus improving wafer yield and reducing manufacturing costs. Chiplets have not only a high degree of design flexibility but also the advantages of high yield rates and reasonable process costs. This has led many semiconductor manufacturers to invest in its development. AMD is considered the leader of Chiplet packaging architecture development. It fully adopted Chiplets technology in 2019 and has successfully applied it to the commercial production of Ryzen and Epycx86 processors. In the same year, Huawei in mainland China launched its 7nm kumpeng 920 processor based on the Chiplets design. Also, in March of this year, Apple joined hands with TSMC to launch its “monster chip”, the M1 Ultra, which adopted TSMC’s own CoWos-S Chiplets design architecture and caused a sensation in the market. In addition, due to adjustments in the global semiconductor inventory, many major semiconductor equipment manufacturers have successively signaled that growth will slow next year. However, TSMC, Intel and ASE’s endeavors in advanced packaging technology forge on. TSMC President Zhejia Wei recently stated that advanced packaging will be the next catalyst for the company’s growth. It is estimated that it will have an annual growth of 20%. They will emphasize the packaging architecture and innovation required to realizing the 2.5D/3D Chiplets design that will be one of the keys to promoting the continuation of Moore’s Law in the semiconductor industry over the next few years.

This article provided a comprehensive overview of the research and development of the highly anticipated Microbump technology of the advanced packaging field. The author, Professor Jenq-Gong Duh, has been teaching in the Department of Materials Science and Engineering at Tsing Hua University since obtaining his Ph.D. from Perdue University in 1983. During this period, he served successively as the provost of Tsing Hua University, the convener of the Materials Science Department of the National Science Council, and the chairman of the Taiwan Coating Technology Association, etc. and earned the Tsing Hua University Outstanding Teaching Award, the National Science Council Outstanding Research Award and other honors. He has made great contributions to the domestic academic development.

Professor Duh has devoted himself to the academic research of electronic packaging, thin film materials, plasma technology and various energy materials for many years. His team has published more than 460 articles on important research findings in internationally renowned journals, and he holds more than 25 technical patents. His academic achievements are truly outstanding. MA-tek is honored to be able to carry out our second industry-university collaboration project with Professor Duh this year and provide the complete analysis services needed by his team for advanced packaging technology research. MA-tek has a comprehensive set of testing equipment and the professional testing experience to fully meet the various electronic materials, manufacturing processes and packaging analysis and testing needs.