窒化ガリウム（GaN）チップの静電気放電（ESD）保護技術の紹介
柯明道教授、柯兆陽博士生
國立陽明交通大學 電子研究所
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1. 窒化ガリウム半導体の紹介と市場応用 |
窒化ガリウム（GaN）は、窒素とガリウムからなる化合物半導体です。表1に示すようにシリコン(1.12eV)よりも広い3.39eVのバンドギャップ（band gap）を持ち、ワイドバンドギャップ半導体に分類されます。このバンドギャップ特性により破壊電界が高く、窒化ガリウム半導体は、再生可能エネルギーシステム、電力変換システム、電気自動車、データセンター、小型充電器などの高出力製品に適しています[1][2][3]。また、窒化ガリウム素子は図1に示すように2次元電子ガス（two-dimensional electron gas，2DEG）をチャネルスイッチとして使用しており、この機構により高い電子移動度を実現できます。そのため、高電子移動度トランジスタ（high electron mobility transistor，HEMT）の作製が可能であり、通信機器の高周波アプリケーションに有利です。さらに、窒化ガリウムはシリコンよりも放射線耐性が優れているため、航空宇宙機器や低軌道衛星などにも使用できます。このように幅広い市場に応用できるため、窒化ガリウム半導体デバイスおよび集積回路は今日の市場における主要な半導体技術のひとつとなっています。
表1 シリコンとワイドバンドギャップ半導体の特性
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図1 窒化ガリウムデバイスのバンド図と2次元電子ガス
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2. 静電気放電（ESD）事象とその保護の重要性 |
静電気放電（Electrostatic discharge, ESD）は、自然に発生する電荷の放電現象であり、特に空気中の湿度が低いときに発生しやすくなります。そのため、乾燥した環境や冬の寒い時期には、静電気ショック受けることがよくあります。人間の身体はESDによる一時的な痛みには耐えられますが、電子機器にとっては瞬間的な大電流のエネルギーが永久的な損傷を与える可能性があり、集積回路のような極めて小さな部品にとっては特に危険です。そのため、電子製品のESD耐性は、その歩留まりや信頼性に直接影響し、電気自動車、航空宇宙機器、高出力装置などのハイエンド電子製品に使用されるワイドバンドギャップ半導体にとっては極めて重要な課題です。図2は、一般的なESD事象である人体モデル（human body model，HBM）の等価回路モデルを示しています。このモデルは、静電気を帯びた人が集積回路に触れることで発生するESD事象を模擬します。ここで、100pFのコンデンサは人体の等価容量を、1.5 kΩの抵抗は指の等価抵抗を表します。スイッチがA点に短絡すると、高電圧源がコンデンサを充電し、静電気を蓄積します。スイッチがB点に短絡すると、蓄積された静電気は抵抗器を介して試験対象デバイス（Device under test，DUT）に放電されます。コンデンサに2kVまで充電した場合、DUTに放電される際の電流波形は図3のようになります。放電の瞬間のピーク電流は1.3Aにも達し、持続時間は約数百ナノ秒になりす。この非常に短時間に発生する大電流は、特に集積回路に損傷を与えやすい傾向があります。集積回路製品は製造工程においても静電気放電の影響を受けるため、設計段階で保護機構を組み込む必要があります。
図2 (a)人体放電パターン, (b)その等価回路モデル
図3 2kVの静電気を蓄積した場合のHBMの放電電流波形
集積回路のESD保護設計を行う際には、さまざまなESD試験下における集積回路の耐性を向上させるために、全チップESD保護設計（Whole-chip ESD protection）の概念を導入する必要があります[4]。入出力（Input/Output）端子の保護部品を設計し、静電気放電電流をVDD（システム電源）またはVSS（システムグランド）の端子へ迂回させるだけでなく、VDDとVSSの間にも「電源レールESDクランプ回路（Power-rail ESD clamp circuit）」を設計し、ESDによる大電流が入力から出力に流れる際の適切な放電経路を確保する必要があります。したがって、集積回路のESD保護設計を行う際には、チップ全体の構造を総合的に考慮し、設計を最適化して全チップのESD耐性を向上させることが必要です。
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3. GaNデバイスのESD耐性の調査と部品レベルのESD保護設計 |
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3.1 GaNデバイスのESD耐性の調査 |
ここ数年、GaNの研究がますます広がるにつれて、GaNデバイスのESD耐性とデバイスレベルのESD保護設計が提案されるようになりました。GaNデバイスの ESD耐性に関しては、これまでの研究で、ゲート（Gate）とソース（Source）のESD耐性が低いことがわかっています。図4の対象デバイスは、総チャネル幅が120000μmの金属絶縁体半導体（metal insulator semiconductor）構造のHEMTです。図4に示すように、GS+/- HBMモデル（ゲート端子から印加し、ソースを接地）のESD耐性が2ｋV未満である一方、その他の試験モデルでは2kVを超えました。さらに、OBIRCH（Optical Beam Induced Resistance Change，光ビーム加熱抵抗変化検出法）による故障解析を行った結果、GS-HBMモデルにおける故障箇所は、ゲートとソースの間にあることが確認されました（図5の赤色表示）。SEM（Scanning Electron Microscope，走査電子顕微鏡）とFIB（Focus Ion Beam，集束イオンビーム）によるデバイス表面の観察結果を図6(a)に示します。位置AとBの断面をさらに分析すると、位置Aではゲートとソース間に正常な構造が確認されました（図6(b)）。しかし、位置Bでは絶縁層に深刻な損傷が見られました（図6(c)）。したがって、HBMの照射エネルギーがわずか-0.5kVであっても、重大な損傷を引き起こし、デバイスの機能を失わせることが分かります。
図4 GaN素子（MIS-HEMT）の各種テストモデルにおけるHBM静電耐性[5] |
図5 OBIRCH解析により、GS-HBMモデルにおけるGaN HEMT素子の故障位置がゲート・ソース間であることを確認[5] |
図6 SEMとFIBを用いて解析したGS-HBMモデルにおけるGaN HEMT素子の(a)上面図、(b)A位置の断面図、(c)B位置の断面図[5]
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3.2 GaN素子のデバイスレベルESD保護設計 |
図7 GaN HEMTディスクリートデバイスのゲート端に設計されたESD保護回路 |
GaN素子はゲートの静電耐性が低いため、この種のディスクリートデバイス（Discrete device）にはゲート用に設計された特別なESD保護回路が必要です。近年、GaN素子のゲートに対するESD保護の設計についていくつかの論文が発表されています[2]。図7は、過電圧検出原理を用いたゲートESD保護回路を示しています。ゲート端子に静電過電圧が発生すると、過電圧によってダイオードがオンになり、抵抗に電流が流れることで発生する電圧によってESD HEMTがオンになります[2]。しかし、この解決策ではダイオード形成のために追加のマスクが必要となり、コストやプロセスの難易度が高くなります。さらに、実際の応用では、ゲート電圧VGがダイオードのオン電圧でクランプされるため、VGは直列に接続されたダイオードの数によって動作可能な電圧範囲が決定されます。また、ダイオードのリーク経路が存在するため回路の電力損失が増加します。加えて、GaN HEMTをオフ状態にするためにはゲートVGに負電圧を印加する必要がありますが、HEMTは双方向素子であるため、ESD HEMTのゲート電圧VG,ESDがパワーHEMTのゲート電圧VGよりも高ければ、素子は導通状態になります。このため、この設計では負バイアス時の応用に不向きです。 |
図8 GaN HEMTディスクリートデバイスのゲート端における改良された ESD保護回路 |
上記の設計の欠点を考慮して、近年改良された設計が提案されています[6]。図8は、この改良設計の回路図です。その主な動作原理は、積層された2つのHEMT素子（ESD HEMT1とESD HEMT2）を使用し、パワーHEMTのゲートが負にバイアスされた場合に適用できるようにしたものです。パワーHEMTのゲートが正バイアスの場合、ESD HEMT2のチャネルはオンになりますが、ESD HEMT1のゲートはR3抵抗を介してグランドに接続されているため、閉じたままになり、G端子とS端子の間にリーク経路は存在しません。パワーHEMTのゲートが負バイアスの場合、ESD HEMT1のチャネルはオンになりますが、ESD HEMT2のゲートはR2抵抗を介して負バイアスに接続され、閉じたままになり、やはり、G端子とS端子の間にリーク経路は存在しません。ESDがG端子に侵入すると、ESD HEMT1のCGD（ゲート端子とドレイン端子間容量）が静電気電圧をESD HEMT1のゲートに結合し、ESD HEMT1のチャネルをオンにし、同時に、結合効果によりESD HEMT2のチャネルもオンになります。さらに、ESD HEMT2のゲートはG端子に接続されているため、ゲート容量の充電によってオンになります。したがって、静電気が発生すると、ESD HEMT1とESD HEMT2の両方のトランジスタがオンになり、静電気放電経路が確保されます。注目すべき点は、この設計は、負のゲートバイアス時の応用をサポートすることに加えて、ダイオードを必要としないため、追加のマスクおよびプロセスコストが不要になり、ダイオードによるリークパスも存在しないため、チップの追加の消費電力を回避できることです。 |
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4. GaN集積回路の静電気放電（ESD）保護回路設計 |
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4.1 GaN全チップESD保護(Whole-chip ESD protection)の概念 |
第2章では、全チップESD保護(Whole-chip ESD protection)の概念について説明しました。この保護では、システム電源とシステムグランド間に電源レール間ESDクランプ回路(Power-rail ESD clamp circuit)を設け、入力から出力へのESD電流の適切な経路を確保する必要があります。そこで、この章ではこの回路について説明します。図9は、GaN全チップESD保護アーキテクチャの概略図を示しています。従来のシリコンESD保護アーキテクチャと同様に、どちらのアーキテクチャも、入力端子のVCC端子（システム電源）とVSS端子（システムグランド）にダイオードを接続し、静電気をVCCまたはVSSに誘導することで、内部回路（この図では例としてゲートドライバ）への直接侵入を防ぎます。さらに、VCC端子から内部回路を経由してVSS端子に静電気が流れるのを防ぐため、VCC端子とVSS端子の間に電源レールESD保護回路（この図の青い枠で囲まれた部分）を配置しています。これらのESD保護回路や素子は、静電気が発生したときにのみ作動させて静電気放電経路を確保する必要があるため、通常の回路動作中は、元の回路の正常な機能に影響を与えないように、これらの回路を無効にしておく必要があります。これは、ESD 保護設計における最も重要かつ基本的な概念です。
図9 GaN HEMTディスクリートデバイスにおけるゲート端の改良型ESD保護回路
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4.2 GaNチップの電源レール間ESD保護回路(Power-rail ESD clamp circuit) |
図10 参考文献[7]の電源レール間ESD保護回路の構成図 |
電源レール間ESD保護回路(Power-rail ESD clamp circuit)はチップ全体のESD耐性を向上させる上で重要な役割を果たすため、近年ではGaNチップ用の電源レール間ESD保護回路の設計について検討した論文がいくつか発表されています[7]、[8]、[9]、[10]。各設計の長所と短所を以下に簡単に紹介します。参考文献[7]の回路アーキテクチャを図10に示します。その主な原理は、静電気がVCC端子に印加されると、C0コンデンサを介して静電気エネルギーをV G2に結合し、トランジスタM2をオンにすることです。電流はR1抵抗器を介して流れ、ノードV G4に十分な電圧を生成します。これにより、トランジスタMDCGがオンになり、静電気を放電します。さらに、この回路はチャージポンプ（Charge Pump）技術を利用して、静電気発生時にノードVCTの電位をノードVCCよりも高いレベルに上げます。これにより、ノードVG4の電位が高まり、MDCGトランジスタのゲート電圧を高め、より多くのESD電流が導通できます。しかし、この回路は、VCCが立ち上がって定常状態に達した際、待機時のリーク電流が大きなこと、また、VCCが急激に立ち上がる状況では一時的に大きなリーク電流が発生します。そのため、これら2つの問題を改善する必要があります。
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参考文献[8]の回路構成図を図11に示します。これは、カップリングコンデンサC1Aを用いて直接VCC端子の静電エネルギーをノードVAAに結合する古典的な設計です。このノードの電圧が十分に高くなると、トランジスタQE1Aがオンになり、静電電流を放出することができます。この設計では、VCCが立ち上がった定常状態では余分なリークパスがないため、待機時のリークは非常に低くなります。しかし、カップリングコンデンサC1Aを用いて直接トランジスタQE1Aをオンにする方式であるため、回路の通常の電源投入時や高速立ち上げの過渡時に非常に大きなリーク電流が発生するという課題があります。
参考文献[9]の回路構成図を図12に示します。これは、設計[8]を基に改良された設計で、追加の検出回路を設けることで、前述の過渡時のリーク電流を低減しています。通常の電源投入時には、ノードVABが充電されることでトランジスタQE2Bがオンになり、ノードVBBの電圧を引き下げ、トランジスタQE1Bによる過渡時のリーク電流を低減します。VCC端子に静電気が印加された場合の回路の動作原理は図11と同じで、カップリングコンデンサC1Bを介してノードVBBの電位が引き上げられ、トランジスタQE1Bがオンになることで静電気放電経路が提供されます。ただし、この設計で新たに追加された検出回路には直列に積み重ねられたQDSトランジスタ（カスコード構造）を使用しているため、VCCが立ち上がって定常状態になった後、この回路には常に待機時のリークが存在するという課題があります。さらに、この回路もコンデンサ結合によって主放電用トランジスタをオンにする方式であるため、高速立ち上げの状況では依然として大きな過渡時のリーク電流が発生するという解決すべき課題があります。
図11 参考文献[8]の電源レール間ESD保護回路の構成図 |
図12 参考文献[9]の電源レール間ESD保護回路の構成図 |
図13 参考文献[10]の電源レール間ESD保護回路の構成図 |
上記3つの文献はいずれも待機時のリーク電流または過渡時のリーク電流の問題を抱えているため、これら2つのリーク問題を解決する新しい設計が提案され、国際的に著名な学術誌IEEE Transactions on Electron Devicesに掲載されました[10]。この新しい設計の回路構成を図13に示します。この設計では、動的時間・電圧二重検出機能を採用しているため、静電気イベントが発生した場合にのみトランジスタQ E1をオンにして放電を行います。通常の電源投入時や高速電源投入時に誤って動作することがないため、過渡時のリーク電流の問題は完全に解決されています。さらに、この回路の電圧検出器は直列経路の終端にあり、トランジスタQ E4をスイッチとして使用することで、VCCが立ち上がって定常状態になった後に余分な待機時リーク電流が発生することを防いでいます。 この回路の動作を、以下の3つのシナリオで説明します。 第一に、回路に正常に6Vの電源が投入された場合、VCC電圧の立ち上がり時間は約0.1～1ミリ秒です。VCCの上昇速度が遅いため、ノードVAは低電位のままで、Q E2はオフ状態になります。そのため、ノードVBも低電位のままで、Q E4もオフ状態になります。さらに、VCCの定格電圧6Vは複数段のHEMT（閾値電圧（Vth）1.46V）からなる電圧検出器(Voltage detector)のオン電圧よりも低くなります。そのため、ノードVCは低電位のままであり、Q E3はオフになります。結果としてノードVDも低電位のままであり、主要な放電素子Q E1はオフ状態です。したがって、通常の電源投入時には、リーク経路は発生しません。 |
第二に、高速電源投入条件下では、VCC電圧の立ち上がり時間は約10ナノ秒です。VCCの上昇速度が速いため、ノードVAは高電位に結合され、Q E2がオンになります。次にノードVBも高電位に上昇し、Q E4がオンになります。しかし、VCCの定格電圧6Vは電圧検出器(Voltage detector)のオン電圧よりも低いため、ノードVCは低電位を維持し、Q E3はオフです。その結果、ノードVDも低電位のままで、主要な放電素子Q E1はオフ状態になります。したがって、高速電源投入時にも一時的なリーク電流は発生せず、電源が6Vの定常状態に達した後も、リーク経路は発生しません。
第三に、VCC端子に静電気の衝撃が加わった場合、VCC電圧は約10ナノ秒で上昇します。VCCの上昇速度が速いため、ノードVAは高電位に結合され、Q E2がオンになります。次にノードVBが高電位に上昇し、Q E4がオンになります。ESD電位が十分に高くなると、電圧検出器(Voltage detector)がオンになり、ノードVCの電位が上昇し、Q E3がオンになります。Q E2とQ E3の両方がオン状態になることで、ノードVDは高電位に充電され、主要な放電素子Q E1がオンになり、大量のESD電流が放出されます。
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4.3 参考文献の比較 |
前述の参考文献について、いくつかの重要な指標を整理し評価しました。比較表を表2に示します。参考文献[7]には、主放電素子であるHEMTのサイズ情報とレイアウト面積は記載されていません。参考文献[8]、[9]、[10]に記された主放電素子の全チャネル幅は6000μmです。HBM静電耐性の観点では、参考文献[7]、[8]、[9]、[10]のHBMレベルは、それぞれ3000V、6250V、6000V、6250Vです。直流待機時リーク電流に関しては、参考文献[7]のリーク電流は3.81 μAであるのに対し、参考文献[8]のリーク電流はリーク経路がないため0.1nAとなり、すべての設計の中で最も低くなります。文献[9]のリーク電流は11nAで、これは検出回路に使用されている積層QDSトランジスタ（カスコード構造）に起因しています。文献[10]の設計では、電圧検出器内の積層QDSトランジスタによるリーク経路が排除されているため、リーク電流はわずか0.8nAと低くなっています。高速電源投入時の過渡リークに関しては、文献[7]、[8]、[9]は主に容量結合回路による立ち上がり時間検出機能に基づいているため、この問題を解決できません。しかし、文献[10]の設計では、積層QDSトランジスタを使用して電圧検出機能を実装しているため、この問題を効果的に解決しています。
表2. 電源レール間ESD保護回路に関する参考文献の比較表
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5. 結論 |
GaNチップのESD保護技術の開発は、現在、ディスクリートデバイスのゲート端ESD保護設計と、チップ全体の保護に不可欠な電源レール間ESD保護回路の開発という2つの大きな方向があります。ディスクリートデバイスのゲート端ESD保護設計においては、静電気印加時に効果的な放電経路を確保し、ゲート電圧を充分にクランプできるようにする必要があるだけでなく、追加するESD保護回路が元の回路の正常な動作やGaN素子のスイッチング速度に影響を与えないかどうかも考慮する必要があります。これは、負のゲート電圧の使用を検討する場合に特に重要であり、設計上さらに多くの課題が生じます。電源レール間のESD保護回路設計においては、回路自体が十分なESD保護能力を持つことに加え、クランプするレベルにも注意する必要があります。さらに、電源レール間のESD保護回路は電源とグランド間に存在するため、回路が起動して定常状態に達した後の待機時リーク電流は、チップの消費電力に直接影響を及ぼします。この待機時リーク電流を低減することは、極めて重要な課題です。さらに、高速起動アプリケーションでは過渡リークが発生する可能性があります。高速起動時の誤動作を回避するために、静電気によるイベントと高速起動によるイベントを回路で明確に区別できるようにすることも、チップの消費電力を削減するための重要な設計方針です。
Reference:
[1] Wide bandgap semiconductors: pursuing the promise (DOE/EE-0910), U.S. Department of Energy, Advanced Manufacturing Office. April 2013.
[2] K. J. Chen et al., “GaN-on-Si power technology: devices and applications,” IEEE Trans. Electron Devices, vol. 64, no. 3, pp. 779-795, March 2017, doi: 10.1109/TED.2017.2657579.
[3] T. J. Flack, B. N. Pushpakaran, and S. B. Bayne, “GaN technology for power electronic applications: a review,” Journal of Electronic Materials, vol. 45, no. 6, pp. 2673-2682, March 2016, doi: 10.1007/s11664-016-4435-3.
[4] M.-D. Ker, “Whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuits for submicron CMOS VLSI,” IEEE Trans. Electron Devices, vol. 46, no. 1, pp. 173-183, Jan. 1999, doi: 10.1109/16.737457.
[5] C.-Y. Ke, W.-C. Wang, M.-D. Ker, C.-Y. Yang, and E. Y. Chang, “Investigation on ESD robustness of 1200-V D-Mode GaN MIS-HEMTs with HBM ESD test and TLP measurement,” in Proc. IEEE International VLSI Symposium on Technology, Systems and Applications, 2023, pp. 1-2, doi: 10.1109/VLSI-TSA/VLSI-DAT57221.2023.10134426.
[6] J.-H. Lee et al., “Incorporation of a simple ESD circuit in a 650V E-Mode GaN HEMT for all-terminal ESD protection,” in Proc. IEEE Int. Rel. Phys. Symp. (IRPS), 2022, pp. 2B.3-1-2B.3-6.
[7] T.-W. Wang et al., “ESD HBM 3kV discharge for monolithic GaN-on-Si HEMTs integrated chips,” in IEDM Tech. Dig., 2023, pp. 1-4, doi: 10. 1109/IEDM45741.2023.10413733.
[8] W.-C. Wang and M.-D. Ker, “Test structures to investigate ESD robustness of integrated GaN devices,” in Proc. IEEE Int. Conf. Microelectronic Test Structures, 2024, pp. 1-4, doi: 10.1109/ICMTS 59902.2024.10520680.
[9] W.-C. Wang and M.-D. Ker, “Fully integrated GaN-on-Silicon power-rail ESD clamp circuit without transient leakage current during normal power-on operation,” IEEE J. Electron Devices Society, vol. 12, pp. 760-769, 2024, doi: 10.1109/JEDS.2024.3462590.
[10]C.-Y. Ke and M.-D. Ker, “Design of GaN-on-Silicon power-rail ESD clamp circuit with ultralow leakage current and dynamic timing-voltage detection function,” IEEE Trans. Electron Devices, vol. 72, no. 3, pp. 1066-1074, Mar. 2025, doi: 10.1109/TED.2025.3529405.
