3D IC封装：超高密度铜-铜异质接合｜陈智教授 台湾阳明交通大学材料科学与工程学系

单就延续摩尔定律 (Moore's Law) 的 IC 技术发展路线，已经无法符合半导体产业的应用需求了。根据研究数据显示，在过去10年中全球资料运算量的发展已超过了过去 40 年的总和，许多新兴应用科技，例如 AI 人工智能、5G 通讯、车联网、元宇宙 (Metaverse)、以及工业 4.0 等，都需要快速且实时的巨量数据处理，此使得行动运算与高效能运算 (HPC) 两大相关领域之发展，成为了全球半导体市场最重要的成长动能。

事实上，随着运算需求倍数增长，即便将晶体管尺寸微缩逼近至物理极限来提升效能，仍然远远无法满足未来产业应用需求。为了突破此瓶颈，半导体业者除了持续发展先进工艺、朝 2nm 线宽目标前进外，也同步寻找其它既能让芯片维持小体积，又能够同时保有高效能的创新技术。也因此，近年来研究人员开始在封装技术上寻找新的解决方案。而基于立体架构布局可大幅提升接点互连密度的直观概念，即逐渐形成了现今从 2D 平面走向 3D 堆栈、单芯片走向多芯片设计的「异质整合 (HIDAS; Heterogeneous Integration Design Architecture System)」先进封装技术发展主轴。

根据市场研究机构分析，2020 至 2026 年先进封装市场复合年成长率 (CAGR) 将高达约 8%，而 2025 年时该市场营收有望突破 420 亿美元。为了取得半导体领域技术领先优势，包括 TSMC、Samsung、Intel、Infineon、Freescale、ASE 等知名大厂，近年来皆加大相关研发投资力道与产能布建，并也纷纷推出自家所开发的创新封装技术方案，期能在未来的半导体霸权时代位居要角。

就技术演进概况来看，采用 2.5D/3D 封装架构已成为必然的发展趋势。而对于如何提升芯片接点互连密度，以及将各种不同的小芯片 (Chiplet) 进行极致的异质整合，则将会是先进封装领域的核心技术优势。事实上，早在 1965 年 Gordon Moore 就在自己的论文中提出预测，「事实证明，使用较小的功能模块 (单独封装和互连) 建构大型系统将更为经济」。采用 2.5D/3D 的立体封装设计，将不同电子组件堆栈、整合在一个芯片中，可解决空间限制问题，有效改善功耗及效能、并大幅缩小芯片体积。然而，此多维封装架构的技术优势，本质上还是在于使接点密度提升。若能有效提高芯片互连的接点密度，将能在维持相同运算效能的前提下，进一步减少芯片堆栈层数，并降低耗电量及封装成本。因此，可以清楚预见，超高 I/O 数的芯片互连技术未来必然将成为先进封装领域的决胜关键。

闳康科技研发中心处长 陈弘仁 2022/07/15

3D IC封装：超高密度铜-铜异质接合

陈智 教授 

博士生：刘纮哲

台湾阳明交通大学 材料科学与工程学系

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根据摩尔定律预测，每 18 个月芯片内部单位面积的晶体管数量将会翻倍成长，此预测在 2020 年已达到 5 纳米节点量产，接着需要开发 3 纳米节点的量产工艺，其生产成本大幅提高，有专家因此预测摩尔定律往后将受到物理极限限制，或因成本考虑而难以延续。

有许多研究者提出了新的解决方案，利用其他技术来提升芯片效能，并将之后称为「后摩尔时代」，其中最引人瞩目的方案为异质整合 (Heterogenous Integration) 与小芯片 (Chiplet) 技术。异质整合技术为将不同的功能芯片利用 2.5D/3D 封装技术整合在一起，获得多功能芯片；而小芯片技术为将相同功能或将大芯片拆成小芯片个别提升效能后，再利用封装技术整合在一起，图一为专家预期利用不同封装技术可以使芯片效能提升的排名[1]。这两个解决方案的关键为先进封装 (Advanced Package) 技术，因此需要专家与厂商针对 2.5D 与 3D 封装技术投入大量心力。

图一　芯片性能表与接点密度先进封装排名表[1]

封装技术的演进最早为打线接合 (Wirebond)，由于其接点仅能以周列形式排列在芯片周围，无法有效提高接点的 I/O 数量，因此 IBM 提出了覆晶接合 (Flip Chip)，利用焊锡微凸块 (Solder Bump) 当作接点将芯片与芯片接合在一起，接点为数组式排列，可以分布于整个芯片上，并且将焊锡凸块尺寸微缩，即可以非常有效的提高接点 I/O 数量。

覆晶焊锡接合过程如图二所示，接合时利用无铅焊锡与铜的低熔点特性，使接点在约 230 ℃ 下形成稳定接点，接着再将底部填充剂 (Underfill) 填满接点之间的间隙，提高接点机械性质。当接点间距 (Pitch) 微缩至 10 微米左右时，将会出现许多问题，例如：接点越小焊锡球尺寸也会缩小，容易将焊锡球完全反应形成金属间化合物 (Intermetallic Compound, IMC) 接点，IMC 接点的机械性质与导电性值皆会大幅降低。若接点间隙过小，回焊过程 (Reflow Process) 中两相邻焊锡球容易碰触在一起，形成桥接失效 (Bridge Failure) 而导致芯片失效，且间距越小，填充底部的填充剂将会更加困难。即使能够微缩，焊锡与 IMC 的电阻率大约是铜的十倍，因此也不合适用于高性能组件封装。

图二　覆晶接合流程图 (a)未接合试片样子 (b)接点回焊后样子 (c)部填充剂填充过程 (d)填充完成后接点图[1]

因此有学者提出利用铜-铜异质接合 (Cu-Cu Hybrid Bonding) 技术，将金属接点镶嵌在介电材料 (Dielectric Material) 之间，并同时利用热处理接合两种材料，利用铜金属在固态时的原子扩散来达到接合，故不会有 Bridging 问题。铜工艺是半导体业非常成熟的技术，铜-铜接点的间距可以微缩到 1 微米以下，因此在 1x1cm² 的芯片内，能够制作出超过一百万的接点，因此金属的直接接合变得非常重要。图三是各种封装技术在 1x1cm² 的芯片内能达到的接点数量[2]。

异质接合相较覆晶技术有三大优势，第一为可以达到超细间距与超小接点尺寸，故可以达到超高 I/O 数目；第二，由介电材料接合取代底部填充剂可以省去填充成本；第三，覆晶技术中，焊锡球会让芯片与基板或芯片中存在约 10 至 30 微米的厚度，异质接合则几乎没有厚度，未来发展的 3D 封装技术需要堆栈非常多层芯片，因此利用异质接合可以大幅减少总体厚度。最早由 Ziptronix 公司 (今 Xperi) 实现低温直接接合接点 (Direct Bond Interconnection, DBI) 的可行性[3]，其接合步骤如图四所示。

首先，准备好芯片具有 SiO2 (介电材料) 与铜 (接点金属)，此时铜部分将会有点略低于介电材料厚度，利用等离子 (Plasma) 做表面活化处理，将芯片面对面在室温下进行对位接合，由于凡德瓦力作用已具有一定的接合强度，接着在 100℃ 下持温让 SiO2 与 SiO2 之间进行缩合反应，形成强力共价键提高接合强度。接着再将温度提高到 300℃ 至 400℃ 持温，此时由于铜金属的热膨胀系数较 SiO2 来的大，铜表面将会碰触在一起，并自然受到一压应力，促使铜接点进行扩散接合。 根据研究学者指出，欲达到低温接合，介电材料层与金属层在经过化学抛光研磨后造成的高度差异将会是关键，研磨液与研磨参数的选择是导致不同厚度的主因，厚度差越小，便可于较低温度使铜表面接触并开始进行接合。

图四　异质接合流程图 (a)试片未接合样貌 (b)介电材料接合步骤 (c)提高温度铜接点接合过程 (d)高温时接点内部应力分布状态[3]

2016 年由 Sony 公司首先将异质接合技术应用在 Samsung Galaxy S7 的背照式 CMOS 影像侦测器 (Backside-illuminated CMOS Image Sensor, BI-CIS) 中，大幅提高了镜头分辨率，图五呈现出其横截面[4,5]。TSMC 则将此技术应用在系统整合芯片 (System on Integrated Chip, SoIC)，图六呈现了 TSMC 目前研发 SoIC 的示意图[6,7]，由图(b)可以发现在高频率下异质接合的 Insertion Loss 表现大幅优于传统覆晶焊锡接合，且接点数目可以由提升 10 倍至大于 1,000 倍以上，TSMC 竹南厂也将全力投入 3D-IC Heterogeneous Integration。

图五　Sony 用于 Samsung Galaxy S7 镜头 BI-CIS 利用异质接合接点横截面[4,5]

图六　TSMC 系统整合芯片 SoIC 示意图[6,7]

图七则呈现了 Intel 的异质接合研究成果[8]，与覆晶接合技术相比，接点数目由每平方毫米 400 个提升至 10,000 个，未来持续将间隙缩小至 1 微米时，接点数目可达百万个。AMD 在 2021 年底介绍他们在 Server Processor 已经采用 TSMC 的 Cu/Oxide Hybrid Bonding 高密度封装技术，在 2022 年初亦宣布在高阶笔电的 Processer, Ryzen 7 5800X3D 也采用了 Hybrid Bonding  技术，将 7nm SRAM 迭接在 7nm Processor。比起使用焊锡 Microbumps，Cu Hybrid Bonding 能提升 200 倍的接点密度，而且每个讯号传递所需的能量降低至三分之一以下，非常令人惊艳。

图七　Intel 异质接合接点与微凸块焊锡接点横截面比较图

Hybrid Bonding 技术逐渐受到国际大厂的重视并列入 Roadmap 当中，除了上述例子之外，还有许多厂商如 IMEC, GlobalFoundries, Leti 等皆投入研究，其重要性不言而喻。

目前异质接合若要用于大量生产，需要晶圆对晶圆 (wafer to wafer, W2W) 对接之后再切削成小块，但 W2W 对于上下芯片的大小限制须为一样大小，否则将有区域浪费。近年来，有学者透过各种方法希望将接合温度与时间进一步降低，经过优化后的接合条件将有利于芯片对晶圆 (Chip to Wafer, C2W) 或是芯片对芯片 (Chip to Chip, C2C) 的大量生产。现阶段研究以 SiO₂ 为介电材料接合最为成熟，利用等离子的帮助即可达到低温接合，其他种的介电材料如 SiCN、高分子等材料，皆有学者在研究当中。亦有各大学者针对铜接点的接合机制与如何降低接合温度进行广泛研究，由于铜最大优点为相较其他金属材料便宜，并且具有良好的导电性、导热性与抗电迁移特性，未来必将成为重要的接点材料。但铜在高温下容易被氧化，表面具有氧化铜对于形成稳固的接点非常不利，目前一般的铜需要在适当真空 300℃ 至 400℃ 的环境中或是超高真空利用表面活化才能稳固接合，研究快速的铜铜直接接合接点对于大量生产非常重要。

目前铜接点最好用的方法为热压接合法 (Thermal Compression Bonding)，为了达到低温接合，学者研究出了以下几种方法，第一种为接合前在铜接点表面镀上一钝化层 (Passivation Layer)，防止铜氧化物生成来达到低温接合，常用的钝化金属有银[9]、金[10]与铂[11]等。另一种方式为改善接合表面扩散系数来达成低温接合。

2012 年本研究团队发现以直流电镀方式可以制备出纳米双晶铜[12]，透过仪器分析其表面具有高度 (111) 的优选方向，在 2014 年报导利用高度 (111) 的优选表面在 150℃ 持温 60 分钟即可完成接合[13]。经过进一步的研究发现，具备高优选 (111) 表面的铜可以大幅提升表面的扩散系数，使铜接点可以在低温或短时间内将界面孔洞消除形成稳固的铜接点；并且由氧化实验中发现，表面为 (111) 方向时表面氧化物会较其它晶面少[14]，其原因为在面心立方堆积结构中，(111) 晶粒表面有最少的断键，较不易生成氧化物。在 2019 年进一步将纳米双晶结构备制成铜凸块，并在 300℃、压力 90MPa 条件下只需要 10 秒即可以完成接点的接合，并且获得可靠的接点强度[15]，将其称为瞬时接合 (Instant Bonding)。此接合条件虽然温度仍有点高，但可以在 10 秒内完成一个芯片的预接合对于未来 C2W 或是 C2C 接合将会有非常大的帮助，可以大幅减少接合成本。2021 年本研究团队也成功完成纳米双晶铜/SiO₂ 的异质接合[16]，温度控制在 200 ℃ 即可以完成接合。

本研究团队将热压接合分成以下四阶段，每一阶段以孔洞的变化与铜接点微结构来区分，图八为四个阶段的流程图。

图八　接合步骤流程图

第一个阶段为「塑性形变」主导范围，初期铜接点表面有非常多的凹凸处，接触面积少，故施予的下压力非常容易超过金属的降伏强度 (Yield Strength)，这些区域会在短时间内因塑性形变缩小接点间的间隙，此时接触部分应该会介于晶界与表面之间的一种状态，我们将之称为类晶界 (Quasi Grain Boundary)，未接触的部分则会呈现不规则形状的孔洞。

第二阶段为由「潜变」主导的阶段，接合比例随着塑性形变发生而降低，其压应力会降至降伏强度以下，此时虽然低于降伏强度但是材料仍处于一个下压力，将导致接点的接合处与孔洞处产生应力梯度 (Stress Gradient)，此应力梯度会让铜原子扩散并持续缩小孔洞大小，且表面铜原子与对面铜原子会开始形成金属键，让类晶界慢慢转变成为界面晶界 (Interfacial Grain Boundary)。2021 年本团队建置一个扩散模型，计算出了此阶段接合时间 (t_bonding) 如式子 1 [17]，由式子 1 可以知道接合时间与表面粗糙度 (Rq)、接合温度、下压力及有效扩散系数 (D_eff) 有关系。由于接合机制在初期阶段是由表面扩散主导、而后期则转变成晶界扩散主导，此将使得有效扩散系数的数值大小界于表面扩散系数与晶界扩散系数之间。此外，当接合比例越来越大、或是转变成晶界扩散时，潜变形变速率将会大幅降低，且经过此阶段后，界面也将残留大小不一的孔洞。

接着进入第三阶段「孔洞熟化」(Void Ripening) 阶段，于此阶段开始出现较大孔洞成长与较小孔洞缩小的现象，原因是此阶段的孔洞为了降低整体能量，小孔洞具有较大的吉布斯自由能 (Gibbs free energy) 而较不稳定，空孔会由小孔洞沿着界面晶界往大孔洞移动，导致孔洞熟化现象发生，使平均孔洞尺寸变大[18]。

后一阶段为「界面消除」阶段，界面晶界受到晶粒成长影响而被消除掉，孔洞会被留在晶粒内部，空孔扩散的路径会由晶界扩散改变成晶格扩散 (Lattice Diffusion)，致使空孔的扩散速度大幅下降，此时孔洞的大小将难以改变，其平均尺寸将不会有太大的变化。

接合后对于接点的分析非常重要，目前常见的非破坏分析方式为使用超音波扫描显微镜 (Scanning Acoustic Microscope, SAM) 来确认接合是否成功，藉由超音波穿透接合试片检查接点是否存在间隙，若有间隙存在则为接合失败区域，可再考虑以超高分辨率 3D X-Ray 显微镜来进一步接点观察。以上两种分析方法，其影像分辨率仅能达到数十微米至1微米左右。然而，在利用破坏性分析手法 (聚焦离子束) 初步观察后可以确认，实际接合界面会存在数十纳米的小孔洞，欲单纯采用非破坏性的分析方式，实难以观测到所有的界面孔洞。因此，目前对于接合面孔洞检测作法大多是采用破坏性分析。然而，此针对接点横切面进行电子显微镜影像分析之作法仍有不足之处，其能够观测到界面孔洞数量非常有限，无法真实呈现接合处的孔隙结果。

本团队与闳康科技 (Materials Analysis Technology Inc., MA-tek) 共同研发出新的铜接点界面观测方式，其中一种为使用穿透式电子显微镜 (TEM) 薄片备制方法、如图九所示，称之为 Plan-view Type。此作法首先将接合界面完整地挖出，整个薄片皆为接合界面，再利用电子显微镜观测及拍摄接合界面的俯视图，并测量统计界面孔洞的数量与大小。图十所示之影像范例是以 Plan-view Type 分析接合界面的实际结果。相比于一般横截面 (Cross-sectional Type) 作法，Plan-view Type 不仅可藉由观察界面俯视图，在小范围内观测到更大量的孔洞，并且能分析的孔洞尺寸范围也更大、约落在 10 至 100 纳米之间，此对于孔洞的研究帮助非常大。

图九　铜接点利用穿透式电子显微镜薄片备制方式观测孔洞两种方式

图十　相同条件铜接点利用穿透式电子显微镜薄片备制方式观测孔洞两种方式区别

第二种方法为使用聚焦式离子显微镜系统搭配高分辨率扫描式电子显微镜来观测孔洞，我们称之为 Cut and View，分析作法如图十一所示。此方法较适合分析接合界面孔洞尺寸稍大 (至少大于 70 纳米) 的试片。随着离子束切削时扫描式电子显微镜持续拍摄，可以每隔一小段距离就拍摄一张照片，将所有照片制作成迭图后，即可以确认所有孔洞的数量与大小。以上两种分析方法在未来皆非常的重要，目前异质接合的接点尺寸可以小于 1 微米以下，因此对于接点的分析通常需要借助电子显微镜的帮助，而上述分析方式将可以有效地观察铜接点内部孔洞。

图十一　Cut and view 分析方式示意图

铜-铜异质接合技术可实现超高封装密度，并提供优异的导电与导热性质，预期在近年内它将会被大量地应用于高速计算组件中 (High Performance Computing)。然而，此技术工艺良率仍有待提升，并且其在结构可靠度方面，例如电迁移、温度循环测试等的相关研究数据也还不多，需要业界与学界共同投入更多的资源来加速发展。

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最近几年，半导体封装产业正发生典范转移 (Paradigm Shift)，其技术演化趋势正从传统的 PCB 朝向 IC 工艺靠近。许多新型态的先进封装架构与设计概念，例如异质芯片整合、三维芯片堆栈 (3D IC)、扇出型晶圆级封装 (FOWLP)、小芯片 (Chiplet) 模块化架构等创新技术皆快速发展，齐为全球半导体市场的成长挹注强大动能。事实上，许多新兴产业应用例如 AI 人工智能、5G 通讯、自动驾驶、元宇宙等相继堀起，其皆必须使用到高速运算、高速传输、低耗电、及低延迟的先进芯片来进行大量数据处理，而原先传统的 2D 封装芯片因可整合的组件功能有限，已经无法达到未来市场应用需求，于是芯片厂商逐渐转向封装领域寻找创新的解决方案。

就先进封装领域的发展现况，业界公认最有机会实现超越摩尔定律 (More than Moore) 的两大技术主轴，分别是采用 2.5D/3D 立体堆栈的「异质整合 (HIDAS)」封装、以及藉由硅中介层 (Silicon Interposer) 互连的「小芯片 (Chiplet) 模块化」架构。

所谓的异质整合，广义来说就是将两种以上不同功能的芯片，例如内存与逻辑芯片、光电及电子组件、或传感器与读取电路等，透过 2.5D/3D 芯片堆栈的封装工艺整合在一起。

异质整合封装已被视为是下一个延续半导体产业发展的动能，其可藉由多维度空间及多芯片互连的本质优势，来实现高效能、小体积、低耗电、及低成本等封装整合目标。2.5D 封装的基本概念，是利用硅晶圆制作的一片硅中介板，将数个功能不同的芯片以并排或堆栈方式放在该板子上，相互连接后形成一特定的功能模块，之后再将一个或数个不同的功能模块，与一片 PCB 基板封装在一起。该硅中介板通常具有硅穿孔 (TSV) 结构，可提供微小间距的正反面接点讯号链接。而芯片与硅中介板、及硅中介板与 PCB 基板之间，则分别以微凸块 (Micro Bumps) 及焊锡凸块 (Solder Bumps) 相互连接。透过硅中介板的微细间距链接及功能模块相互整合，可将多个不同功能的芯片封装成单一个具有更高效能之芯片，藉以实现芯片、芯片与封装基板之间更紧密的互连，并改善封装成本及尺寸。

目前较为人熟知的 2.5D 封装技术，是 TSMC 发展多年的 CoWoS (Chip On Wafer On Substrate) 架构。该封装架构是将处理器或是内存等多颗芯片，先透过 CoW (Chip on Wafer) 工艺整合在一具有硅中介板结构的硅晶圆上，再将该晶圆切割后，以取下的 CoW 芯片再与另一基板连接，进一步封装成 CoWoS 芯片。应用此封装技术，可使芯片达到小体积、低功耗、及引脚少等优点，TSMC 曾于 2016 年时，以此技术击败当时竞争对手 Samsung，取得 Apple iPhone 7/7Plus 手机的 A10 处理器订单、并稳定大量生产，首度向外界展示了其在先进封装领域的技术实力。

除了CoWoS之外，扇出型晶圆级封装(FOWLP; Fan-Out Wafer Level Packaging)也是2.5D封装的主流技术之一。

经过多年的研发布局，包括 TSMC、Infineon、Freescale、及 ASE 等知名大厂，都已建立自家的 FOWLP 封装技术。FOWLP 技术原是由德国 Infineon 所开发，其可在相同封装尺寸的条件下，让重分布层 (RDL, Redistribution Layer) 范围更广、引脚数更多、整合更多功能，并且最重要的是，该技术无需使用封装载板 (不用打线或焊锡凸块)。目前 FOWLP 主要应用在无线通信装置、汽车、以及智能型手机等多元领域，其能取代成本较高的 TSV 工艺，提供先进芯片所需要之高密度讯号接点，藉此降低约 30% 工艺成本，同时也让芯片更薄。FOWLP 封装技术可以依客户需求，衍生出多种变化，具有高度的市场发展性。根据研究机构预测，未来每支智能手机中使用 FOWLP 技术的芯片将超过 10 颗，所生产的芯片数量成长率可达 32%。另外，FOWLP 的应用市场在 2020 至 2026 年间复合成长率 CAGR 将会达到 15.1%，而至 2026 年底时，其市场规模则会增加至 34.25 亿美元。

所谓 3D 封装技术，目前大多应用于提升 HPC 芯片的运算效能，其常见于高带宽内存 (HBM) 与 CPU、GPU、FPGA、或 NPU 等处理器彼此间的芯片整合。3D 封装通常是藉由 TSV 互连技术将所有芯片垂直迭合在一起，藉以减小彼此间的传输路径，提高整体芯片的指令周期及能力。目前在 3D 封装领域的发展，除了原有之封测厂例如 ASE、Powertech、Amkor 等之外，许多半导体公司包括 TSMC、Intel、Samsung、Micron 等，也都积极投入开发，竞相争取产业领先地位。目前较知名的 3D 封装技术，例如 TSMC 所提出的 SoIC 整合封装架构，其主要利用 W2W 及 C2W 的混合键合技术，来实现 10um 以下 I/O 节点互连、减少寄生效应、并使芯片更薄等封装功效。另外，Samsung 于 2020 年 8 月时也推出了名为 X-Cube 的 3D 封装技术，藉由该技术可将 4 颗 SRAM 堆栈在逻辑核心运算芯片上，并透过 TSV 结构进行连接。X-Cube 封装已成功应用于 7nm EUV 工艺，并在次世代 5nm 工艺进行验证，未来应用将锁定在 HPC、5G、AI 等高阶领域。

在先进封装技术的发展上，Intel 的布局也不惶多让，其于 2018 年 12 月推出名为 Foveros 的 3D 逻辑芯片封装技术。该封装架构是透过 TSV 与 Micro Bumps，将不同的芯片以 Face-to-Face 方式堆栈并连接起来。目前 Foveros 技术能使凸点间距达到 50um，而未来则有望将间距缩减到 10um，从而使凸点数量达到每平方毫米 10,000 个。如此高密度的接点，将可使多芯片整合时无须再考虑 Fan-in 和 Fan-out 结构设计。此外，Foveros 封装也同时具有高度的可扩展性，其融合了自家 2D/3D 封装的两大核心技术 ODI 和 CO-EMIB，可使所有封装整合的小芯片之间，彼此实现全方位的讯号互连。

关于 Chiplet 的模块化封装架构，简单来说就是将多个较小的同质或异质芯片，整合组成单一个大芯片。

其作法是将原来设计在同一个 SoC 芯片中的电路组件，分拆成许多不同区块的小芯片，每个小芯片先分开制造之后，再藉由先进封装工艺整合在一起。传统 SoC 系统单芯片是将所有的组件设计都放在单一颗裸晶上，因此功能愈多芯片的尺寸会愈大。采用 Chiplet 封装架构，可将大尺寸的多核心设计分散到个别的小芯片上，如此不仅能提升芯片在功能整合设计上的灵活性，也能够获得更好的工艺良率、更低的成本优势，并减少所需设计时程、加快产品上市时间。 

Chiplet 的封装架构最早是由 Intel 和 AMD 公司所提出，它的概念类似于乐高积木的基础模块，具有很好的通用性，可以将各小芯片灵活组建成不同的 IP 模型。因此，若该封装架构有产业标准化的互连通讯规范，将可在设计高阶 SoC 芯片时，直接以 IC 设计公司所提供的 Chiplet 芯片 IP 模块来进行组合设计与制造。目前 Chiplet 封装技术的开发仍处于早期阶段，有鉴于其未来应用市场的无限可能，2022 年 3 月时 Intel 联合了包括 ASE、AMD、ARM、Google Cloud、Meta、Microsoft、Qualcomm、Samsung 与 TSMC 等多家公司，宣布共同成立一个 Chiplet 产业联盟，并制订小芯片之间通用组件的互连传输标准 UCIe  (Universal Chiplet Interconnect Express)，藉以加速建立一个开放式的全球 Chiplet 封装生态系统。未来所有 IC 设计或 Fabless 半导体公司将可透过此系统管道，相互采购各家不同的IP模块芯片，来便利地设计组建任何所需之客制化 SoC 芯片。

过去 IC 的发展以增加晶体管数量及整合更多组件组合成 SoC 的方式，持续改善芯片的尺寸及性能。而随着半导体线宽缩微已逼近物理极限、摩尔定律发展难以为继，全球晶圆代工大厂的发展重心逐渐从过去追求更先进的晶圆工艺，转向于封装技术之创新。由目前产业发展趋势可以预见，未来 2.5D/3D 异质整合的先进封装方案，将会采用 Chiplet 模块化架构，以各种不同功能的标准化 SoC 为基础，透过封装整合形成更高性能的 SoC-SoC 芯片。而传统以基板或者导线连接的工艺作法，也将演进为晶圆级封装应用的 Micro Bumps、或金属对金属之直接互连技术。随着先进封装所带来的半导体产业变革，其将会为所有新兴科技的应用发展，迎来更多的想象空间。

本篇文章针对先进封装应用中最具优势的工艺技术「铜-铜接点互连」进行全面性介绍。陈智教授 1999 年自美国加州大学洛杉矶分校 UCLA 材料系取得博士学位后，便一直于阳明交通大学材料系任教及研究，目前担任系主任职务。陈教授是学术界发现 (111) 奈米双晶铜的先驱，其研究成果于 2012 年发表在顶级期刊科学杂志 (SCIENCE)。而随后他也将该成果技转给国内厂商、并成功量产，实质帮助台湾本土公司进入电镀铜添加剂市场。陈老师多年来对于学研领域有相当卓越之贡献，屡获国内外多项大奖的肯定。同时，他也于 2020 年获选为国际先进材料学会 (IAAM) 的会士。闳康科技非常荣幸今年度可以和陈教授携手进行产学合作，提供该团队在低温铜-铜接点工艺研究上所需之完整分析服务。闳康科技拥有完备的检测设备与专业技术经验，能全面满足电子材料、工艺及封装方面之各种分析检测需求。