氮化镓芯片之静电放电防护技术介绍
柯明道教授、柯兆阳博士生
阳明交通大学 电子研究所
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1. 氮化镓半导体介绍以及其市场应用 |
氮化镓是由氮元素以及镓元素组成的化合物半导体，其能隙为3.39 eV，相比于硅(1.12 eV)拥有更宽的能隙(band gap)，相关特性如表1所示，因此氮化镓半导体是属于宽能隙半导体的一种。由于宽能隙的特性能够提供更高的击穿电场，因此氮化镓半导体适合拿来应用于高功率产品，诸如再生能源系统、电力转换系统、电动车、数据中心、紧凑型充电器等[1], [2], [3]。由于氮化镓组件是利用二维电子气(two-dimensional electron gas，以下简称2DEG)作为通道开关，如图1所示，这种2DEG机制能够实现较高的电子迁移率，因此能够制作高电子迁移率晶体管(high electron mobility transistor，以下简称HEMT)，有利于通讯设备高频应用。此外由于氮化镓相比于硅能够有更好的抗辐射性能，因此氮化镓半导体也能够应用于航天设备、低轨卫星等。由于氮化镓可以应用的市场非常广泛，因此氮化镓半导体组件以及集成电路是目前市场上主要发展的半导体技术之一。
表1、硅以及宽能隙半导体之特性。
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图1、氮化镓组件能带图以及其二维电子气。
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2. 静电放电事件及静电放电防护之重要性 |
静电放电事件(Electrostatic discharge, 以下简称ESD)是一种自然发生的电荷放电现象，尤其当空气中湿度较低时会更容易发生，因此在较干燥的环境或者干冷的冬天，时常会发生人们被静电电到的情况。虽然人体能够承受静电放电所带来的短暂疼痛感，但对于电子产品而言，瞬间的大电流能量却有可能造成产品永久性的损坏，尤其对于集成电路这种极其小巧的零件更是危险。因此电子产品本身之静电放电防护能力会直接影响到其本身的合格率及可靠度，这对于宽能隙半导体这类应用于电动车、航天设备、高功率装置等高端性电子产品是至关重要的议题。图2为静电放电事件中一种常见的模式，人体放电模式(human body model，以下简称HBM)的等效电路模型，此模型是用于仿真人体身上带有静电，手指接触到集成电路产品所造成的静电放电事件，因此100 pF的电容是模拟人体的等效电容，1.5 kΩ的电阻则是模拟人手指头的等效电阻。当开关短路至A点，高压电压源会对此电容进行充电已累积静电荷，当开关短路至B点，所累积之静电荷会透过电阻放电至待测组件(Device under test，DUT)上。当此电容充电至2 kV所累积的静电荷，在放电至DUT上所产生的电流波形如图3所示，可以发现放电瞬间的电流峰值高达1.3 A，持续时间约为几百ns。这种在极短时间产生的极大电流，特别容易对集成电路造成损伤。由于集成电路产品在制造过程中，就有机会面临静电放电事件，因此在设计集成电路时，就需要设计静电防护的机制。
图2、 (a)人体放电模式以及(b)其等效电路模型。
图3、HBM模型累积2-kV静电之放电电流波形。
在进行集成电路静电防护设计时，需要引入全芯片静电防护设计(Whole-chip ESD protection)的概念，以提升集成电路在各种静电测试下之耐受度[4]。除了输入输出(Input/Ouput)的脚位需要设计防护组件以将静电电流导通至VDD(系统电源)或者VSS(系统地)之脚位，也需要在VDD与VSS之间设计「电源轨间静电放电防护电路(Power-rail ESD clamp circuit)」，为静电轰击电流从输入流到输出的状况提供适当的宣泄路径。因此，在进行集成电路之静电防护设计，通常需要通盘地考虑整个芯片架构，从而进行最优化的设计，以提升全芯片之静电防护能力。
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3. 氮化镓组件之静电耐受特性调查及组件层级静电防护设计 |
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3.1 氮化镓组件之静电耐受特性调查 |
在过去几年，由于氮化镓逐渐地被广泛研究，关于氮化镓组件之静电耐受特性或组件层级之静电放电防护设计也陆续地被提出。关于氮化镓组件之静电耐受特性，已有研究发现在栅极(Gate)及源极(Source)表现出较差的静电耐受度，图4所量测的组件为金属绝缘体半导体(metal insulator semiconductor)之HEMT，组件的总信道宽度为120000 μm。如图4所示实验结果可以发现，除了GS +/-HBM模式(静电测试从Gate脚位施打，并且Source接地)的静电耐受度低于2 kV，其余的测试模式均高于2 kV以上的水平。进一步透过激光束电阻异常侦测(Optical Beam Induced Resistance Change，以下简称OBIRCH)进行失效分析确认，GS -HBM模式下组件的失效位置位于组件的栅极源极之间，如图5中之红色亮点所示。透过扫描式电子显微镜(Scanning Electron Microscope，以下简称SEM)以及聚焦离子束显微镜(Focus Ion Beam Microscope，以下简称FIB)，观察组件之上视图如图6(a)所示。进一步去分析结构剖面图，A/B两处结构剖面，可以发现在栅极源极之间正常的结构如图6(b)所示，然而图6(c)在绝缘层区域出现严重损坏的情况。因此，虽然只有-0.5 kV的HBM轰击能量，就足以造成严重的破坏，使组件功能失效。
图4、氮化镓组件(MIS-HEMT)在各种测试模式下之HBM静电耐受度[5]。 |
图5、利用OBIRCH分析GS -HBM模式下，GaN HEMT组件之失效位置位于栅极源极之间[5]。 |
图6、利用SEM及FIB分析GS -HBM模式下，GaN HEMT组件之(a)上视图，(b)A处之剖面图，(c)B处之剖面图[5]。
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3.2 氮化镓组件之组件层级静电防护设计 |
图7、GaN HEMT离散型组件在栅极端设计之静电防护电路。 |
由于氮化镓组件在栅极的静电耐受能力较差，因此这类离散型组件(Discrete device)需要特别为栅极设计静电防护电路，近几年已有几篇文献探讨关于氮化镓组件栅极静电防护的设计[2]。图7展示的是利用过压侦测原理所实现的栅极端静电防护电路，当静电的过压发生在栅极端的脚位上，过压会使得二极管导通，电流流经电阻所产生的跨压会使得ESD HEMT导通[2]。然而，此解决方案会需要额外光刻制作二极管，增加工艺上的成本以及难度，并且实际应用上栅极端VG的电压会根据二极管串联的数量而决定工作可工作的电压范围，因为栅极电压VG会被箝制在二极管的导通电压，而且二极管也会存在一条漏电路径增加电路的功耗。另外由于氮化镓HEMT组件，在关闭时需要将栅极VG偏压至负电压才能将其关闭，但是HEMT是双向组件，意即只要ESD HEMT的栅极电压VG,ESD高于功率组件Power HEMT之栅极电压VG，组件也能够导通，使得此设计无法支持负压应用。 |
图8、GaN HEMT离散型组件在闸极端之改良型静电防护电路。 |
考虑到上述设计之缺点，一个改良的设计也在近几年被提出[6]。图8呈现此改良设计之电路示意图，其主要运作原理为利用两个HEMT组件堆栈(ESD HEMT1 及 ESD HEMT2)，让其能够应用在功率组件Power HEMT栅极负压的情况。当Power HEMT之栅极处于正偏压，ESD HEMT2之通道会被开启，但是ESD HEMT1之闸极透过R3电阻接到地因此保持关闭状态，G脚位到S脚位之间便不会存在漏电路径。当Power HEMT之栅极处于负偏压，ESD HEMT1之通道会被开启，但是ESD HEMT2之栅极透过R2电阻接到负偏压因而保持关闭，G脚位到S脚位之间也不会存在漏电路径。当ESD轰击在G脚位上，ESD HEMT1的CGD电容(栅极端与汲极端之间的电容)会将静电电压耦合到ESD HEMT1之栅极，因此ESD HEMT1通道会开启，同时ESD HEMT2的通道也会因为耦合效应而开启，且因为ESD HEMT2的栅极是接到G脚位，所以其通道也会因为栅极电容充电而开启，所以静电来临时能够确保ESD HEMT1及ESD HEMT2两颗晶体管都打开，从而提供静电释放路径。值得一提的是，除了此设计能够支持栅极负偏压的应用，由于此设计不需要用到二极管，因此不需要额外的光刻以及工艺成本，且也不会有二极管漏电路径，因而能够避免芯片额外的功耗。 |
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4. 氮化镓集成电路之静电放电防护电路设计 |
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4.1 氮化镓全芯片静电防护设计(Whole-chip ESD protection)概念 |
在第二小节提到了关于全芯片静电防护设计(Whole-chip ESD protection)的概念，需要使用到一个介于系统电源与系统地之间的「电源轨间静电放电防护电路(Power-rail ESD clamp circuit)」，为静电轰击电流从输入流到输出的状况提供适当的宣泄路径，因此本小节将针对这种电路进行介绍。图9为氮化镓全芯片静电防护架构之示意图，与一般传统硅芯片的静电防护架构类似，都需要在输入脚位配置往上接到VCC脚位(系统电源)以及VSS脚位(系统地)的二极管，将静电引导到VCC或者VSS，避免静电直接从输入脚位轰击进去内部电路中(此图为Gate Driver)。在VCC脚位以及VSS脚位之间则需要配置电源轨间静电放电防护电路(此图蓝色框部分)，避免静电电流从VCC脚位流经内部电路再流至VSS脚位。由于这些静电防护的电路和组件只需要在静电来临时启动，以提供静电释放的路径，因此电路正常操作时，这些电路和组件都必须保持关闭，以避免影响到原先电路正常的功能，这是在设计静电防护设计时最重要也是最基本的观念。
图9、氮化镓全芯片静电防护架构之示意图。
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4.2 氮化镓芯片之电源轨间静电放电防护电路(Power-rail ESD clamp circuit) |
图10、参考文献[7]之电源轨间静电放电防护电路架构图。 |
由于电源轨间静电放电防护电路(Power-rail ESD clamp circuit)对于提升全芯片之静电放电防护能力扮演着关键的角色，因此近几年来，陆续有几篇文献探讨氮化镓芯片之电源轨间静电放电防护电路的设计[7], [8], [9], [10]，接下来将逐一简介每一种设计的优缺点。 参考文献[7]之电路架构图如图10所示，其主要原理是当静电轰击在VCC脚位上时，利用C0电容将静电能量耦合到VG2打开晶体管M2，电流流经R1电阻产生足够的跨压在节点VG4上，进而打开晶体管MDCG完成静电放电。另外，此电路利用Charge Pump技术，能够在静电来临时，将节点VCT之电位抬升至比VCC节点还高的位准，从而使节点VG4能够有更高的电位，让晶体管MDCG之栅极电压更高，进而导通更多的静电电流。然而此电路在VCC上电至稳态时，其待机漏电较大，且电路在VCC快速上电的情境，会产生较大的瞬时漏电流，因此这两个问题还有待改善。 |
参考文献[8]之电路架构图如图11所示，这是一种最经典的设计，直接利用耦合电容C1A将VCC脚位上之静电能量耦合到节点VAA，当此节点上的电压足够高就能够开启晶体管QE1A，以释放静电电流。由于此设计在VCC上电至稳态时没有额外的漏电路径，所以此电路的待机漏电很低，但是由于它直接利用耦合电容C1A来开启晶体管QE1A，因此在电路正常上电或快速上电的过程中，此电路会产生极大的瞬时漏电流，这是需要被克服的问题。
参考文献[9]之电路架构图如图12所示，这是基于前一种设计[8]的改良设计。针对前述提到的瞬时漏电问题，额外设计了一个侦测电路来降低瞬时漏电流。电路正常上电的过程中，由于节点VAB会被充电，因此晶体管QE2B会被开启，能够将节点VBB的电压拉低，降低晶体管Q1B所产生的瞬时漏电流。而静电轰击在VCC脚位上时，电路操作原理与图11相同，同样是透过耦合电容C1B将节点VBB的电位拉高，进而打开晶体管QE1B以提供静电放电路径。然而此设计新增的侦测电路因为会使用到串迭的QDS晶体管(Cascode结构)，因此此电路在VCC上电至稳态之后，会一直存在待机漏电，这是需要被解决的一个问题，此外，由于此电路依然是使用电容耦合的方式来开启主要放电的晶体管，因此在快速上电的应用情境，同样会出现较大的瞬时漏电，这也是需要被克服的问题。
图11、参考文献[8]之电源轨间静电放电防护电路架构图。 |
图12、参考文献[9]之电源轨间静电放电防护电路架构图。 |
图13、参考文献[10]之电源轨间静电放电防护电路架构图。 |
由于以上前面三篇参考文献均存在待机漏电或是瞬时漏电的问题，因此一个解决这两个漏电议题的全新设计也被提出，刊登在国际知名期刊IEEE Transactions on Electron Devices [10]。此全新设计之电路架构图如图13所示，此项设计使用了动态时间电压双重侦测功能，所以此电路只有在静电事件来临时才会开启晶体管QE1以进行放电，电路正常上电或是快速上电的情境都不会被误启动，因而能够完全解决瞬时漏电的问题。此外，由于此电路的电压侦测器在串联路径的终端，使用一个晶体管QE4做开关，因此能够避免电路在VCC上电至稳态之后产生额外的待机漏电。 以下分三种情境解释此电路的操作，第一，当电路正常上电至6 V时，VCC电压的上升时间约为 0.1~1毫秒。由于VCC的上升速率较低，节点VA保持在低电位，QE2处于关闭状态。因此，节点VB保持在低电位，QE4也处于关闭状态。此外，HEMT的阈值电压（Vth）为1.46 V。由于VCC的电压额定值为6 V，此电位低于电压侦测器(Voltage detector)的导通电压。因此，节点VC保持在低电位，QE3将会关闭。节点VD保持在低电位，主要放电组件QE1处于关闭状态。因此，在正常上电情况下，不会产生漏电路径。 |
第二，在快速上电条件下，VCC电压的上升时间约为10纳秒。由于VCC的上升速率较高，节点VA将会被耦合到高电位，QE2将会导通。然后，节点VB上升至高电位，QE4导通。然而，由于VCC的电压额定值为6 V，该电压低于电压侦测器(Voltage detector)的导通电压。节点VC保持在低电位，QE3处于关闭状态。因此，节点D保持在低电位，主要放电组件QE1处于关闭状态。因此，在快速上电条件下不会产生暂漏电流。在上电达到 6 V 稳态之后，也不会产生漏电路径。
第三，静电轰击在VCC脚位上时，VCC电压的上升时间约为10纳秒。由于VCC的上升速率较高，节点VA将会被耦合到高电位，QE2将会导通。节点VB升至高电位，QE4导通。由于静电电位足够高，电压侦测器(Voltage detector)将会导通，节点VC将被拉至较高的电位以导通QE3。由于QE2和QE3都开启，节点VD将会被充电至高电位，主要放电组件QE1将会导通以释放大量 ESD 电流。
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4.3 参考文献之比较 |
针对前述的几篇文献统整了几个重要指标以进行评估，比较表如表2所呈现。参考文献[7]并未在文章中说明主要放电组件HEMT的尺寸信息与布局面积。参考文献[8], [9], [10]中，主要放电组件HEMT的信道总宽度皆为6000微米。就HBM静电耐受度而言，参考文献[7], [8], [9], [10]分别具有 3000 V、6250 V、6000 V和6250 V的HBM等级。在直流待机漏电方面，参考文献[7]的漏电流为 3.81 μA；参考文献[8]的漏电流为 0.1 nA，由于不存在漏电路径，因此为所有设计中最低；参考文献[9]的漏电流为11 nA，该漏电路径被归因于其侦测电路中的串迭QDS晶体管(Cascode结构)。参考文献[10]的设计排除了电压侦测器中串迭QDS晶体管所造成的漏电路径，因此也具有低漏电流，仅为0.8 nA。关于快速上电情境下的瞬时漏电，参考文献[7], [8], [9]主要皆是基于电容耦合电路所实现的上升时间侦测功能，因此无法解决此问题，但参考文献[10]的设计利用串迭的QDS晶体管实现电压侦测功能，因此能有效解决此问题。
表2、电源轨间静电放电防护电路之参考文献比较表。
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5. 结论 |
氮化镓芯片之静电放电防护技术发展，目前主要有两大方向，其中一项为离散组件之栅极端静电放电防护设计，另一项为全芯片防护所必备的电源轨间静电放电防护电路。关于离散组件之栅极端静电放电防护设计，除了要考虑静电来临时，能够有效提供放电路径，降低箝制住的栅极电压位准外，也需要考虑额外增加的静电防护电路，是否会影响到原本电路正常的功能，或是影响到氮化镓组件开关切换速度，尤其考虑到栅极端负电压的应用，设计上会多了更多挑战。关于电源轨间静电放电防护电路设计，除了电路本身要具有足够好的静电防护能力，同样要注意电路箝制静电电压的位准，此外，由于电源轨间静电放电防护电路是存在在电源与地之间的电路，因此在电路上电至稳态之后，其待机漏电的大小会直接影响芯片的功耗，如何降低待机漏电是一项非常重要的课题。另外，快速上电的应用情境会造成瞬时漏电的问题，如何让电路能够清楚地区分静电事件以及快速上电事件以避免快速上电时的误动作，也是一个节省芯片功耗的重要设计方向。
Reference:
[1] Wide bandgap semiconductors: pursuing the promise (DOE/EE-0910), U.S. Department of Energy, Advanced Manufacturing Office. April 2013.
[2] K. J. Chen et al., “GaN-on-Si power technology: devices and applications,” IEEE Trans. Electron Devices, vol. 64, no. 3, pp. 779-795, March 2017, doi: 10.1109/TED.2017.2657579.
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[4] M.-D. Ker, “Whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuits for submicron CMOS VLSI,” IEEE Trans. Electron Devices, vol. 46, no. 1, pp. 173-183, Jan. 1999, doi: 10.1109/16.737457.
[5] C.-Y. Ke, W.-C. Wang, M.-D. Ker, C.-Y. Yang, and E. Y. Chang, “Investigation on ESD robustness of 1200-V D-Mode GaN MIS-HEMTs with HBM ESD test and TLP measurement,” in Proc. IEEE International VLSI Symposium on Technology, Systems and Applications, 2023, pp. 1-2, doi: 10.1109/VLSI-TSA/VLSI-DAT57221.2023.10134426.
[6] J.-H. Lee et al., “Incorporation of a simple ESD circuit in a 650V E-Mode GaN HEMT for all-terminal ESD protection,” in Proc. IEEE Int. Rel. Phys. Symp. (IRPS), 2022, pp. 2B.3-1-2B.3-6.
[7] T.-W. Wang et al., “ESD HBM 3kV discharge for monolithic GaN-on-Si HEMTs integrated chips,” in IEDM Tech. Dig., 2023, pp. 1-4, doi: 10. 1109/IEDM45741.2023.10413733.
[8] W.-C. Wang and M.-D. Ker, “Test structures to investigate ESD robustness of integrated GaN devices,” in Proc. IEEE Int. Conf. Microelectronic Test Structures, 2024, pp. 1-4, doi: 10.1109/ICMTS 59902.2024.10520680.
[9] W.-C. Wang and M.-D. Ker, “Fully integrated GaN-on-Silicon power-rail ESD clamp circuit without transient leakage current during normal power-on operation,” IEEE J. Electron Devices Society, vol. 12, pp. 760-769, 2024, doi: 10.1109/JEDS.2024.3462590.
[10]C.-Y. Ke and M.-D. Ker, “Design of GaN-on-Silicon power-rail ESD clamp circuit with ultralow leakage current and dynamic timing-voltage detection function,” IEEE Trans. Electron Devices, vol. 72, no. 3, pp. 1066-1074, Mar. 2025, doi: 10.1109/TED.2025.3529405.
