3D IC封装：异质接合技术发展及以临场升温原子力显微镜辅助工艺设计
陈智 讲座教授、林怀恩 博士生
阳明交通大学 材料科学与工程学系
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3D IC封装与异质接合技术 |
近年来，人工智能(artificial intelligence)和高效能运算(high performance computing)市场的快速成长推动半导体技术朝向更高效能与更低功耗的方向发展。普遍上，芯片效能的提升可以透过缩小晶体管尺寸实现，然而随着尺寸持续微缩，量子穿隧现象导致漏电流发生，加剧功率消耗[1]。为突破此困境，将晶体管架构以垂直方向制作的3D IC，例如鳍式晶体管(FinFET)、环绕式闸极晶体管(GAAFET)，成为CMOS技术发展的显学，亦成功在市场中被应用。然而，在CMOS技术节点微缩的同时，后段工艺(BEOL)的互连导线长度和复杂性随之提升，造成导线延迟的大幅增加，成为芯片效能继续提升的瓶颈[2](图1)。此外，3D IC架构的复杂性使其于工艺及研发的成本居高不下。为了解决这些问题，2.5D/3D IC封装技术应运而生，其透过将不同功能的芯片以更高程度的整合，缩短讯号传输路径，进而降低整体功耗。其中3D IC封装技术在系统整合度、体积和效能方面更具优势，并且能够有效降低单位成本，使其成为延续摩尔定律(More than Moore)的关键技术[3](图 2)。
图1. 栅极及导线延迟随CMOS技术节点演进之关系图，导线延迟成为芯片效能提升的瓶颈[2]。 |
图2. 三维集成电路以垂直方向进行封装，将不同功能的芯片进行高程度的整合，实现系统等级的效能提升，进而延续摩尔定律[3]。 |
在3D IC封装技术中，芯片的垂直堆栈是关键工艺。目前，芯片堆栈的主流方法仍以锡凸块(solder bump)为主。然而，随着接点间距微缩，锡凸块技术面临诸多可靠性问题，例如颈缩(necking)、掏空(depletion)、塌陷(collapsing)等[4, 5]。因此，为克服这些挑战，异质接合技术应运而生。相较于锡凸块，异质接合技术可在单一工艺中同时形成绝缘介电层与金属导线层，实现高密度、低电阻的互连，并进一步降低功耗。也因此，此技术已被多家半导体公司广泛应用，如索尼(Sony) 于2016年将其导入 CMOS 影像传感器(CIS)[6](图 4)，为业界中首次使用异质接合技术的产品，超威半导体(AMD)于2022年发表首款应用此技术的服务器处理器，采用台积电(TSMC)的SoIC技术，有效降低功耗(图 5)。随着异质接合的导入量产，显示3D IC封装的重要性日渐月增。
图3. 锡凸块之尺寸及间距微缩造成的可靠度议题[4, 5]。
图4. Sony 于 Samsung Galaxy S7 镜头中使用异质接合技术制作CMOS影像传感器[6]。 |
图5. AMD发表首款使用异质接合技术之服务器处理器。[Source: AMD] |
异质接合技术可以实现高密度接点，提高芯片效能，然而其特殊的接合机制却带来许多工艺上的挑战。其机制如图 6所示，首先，将带有铜/二氧化硅镶嵌栓孔(Cu/SiO2 damascene via)的上下晶圆(或晶片)进行对位，接着会在室温下进行介电层的接合，最后在高温后退火时，利用铜与二氧化硅间的热膨胀系数不匹配，铜垫将膨胀并接触对侧的铜垫，完成铜对铜接合。由于铜垫在退火下的膨胀量仅为纳米等级，使制备铜/二氧化硅镶嵌栓孔的挑战严峻，若在化学机械平坦化(chemical mechanical planarization, CMP)的过程造成铜垫过磨(over-polishing)，铜垫将无法在后退火时完成接合，导致工艺失败(图 6b)。因此精准的CMP控制及了解铜垫在高温下的膨胀量对于提升异质接合的工艺良率相当关键。过去相关研究仅能以仿真方式，如有限元素法(finite element analysis, FEA)，计算铜垫在高温下的热膨胀量[7-9]，而缺乏直接量测方法进行验证。为补足此相关技术的不足，本研究团队提出使用临场升温原子力显微镜(in-situ heating atomic force microscopy, in-siu AFM)观察铜垫在升温条件下的表面形貌，并成功取得真实膨胀量，为相关研究中首见。藉由此数据，可掌握异质接合相关工艺之工艺窗口(process window)，如CMP控制的铜垫凹陷量(Cu recess)及退火温度，并且能够验证仿真数值的正确性，为相关应用的一大突破。
图6. 异质接合之工艺流程，包含晶圆 (或芯片) 对位、室温下实现介电质接合、及透过后退火完成铜对铜接合。(a) 铜垫凹陷量 (Cu recess) 最佳化及 (b)铜垫凹陷量过量之情况 [10]。
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临场升温原子力显微镜之使用原理 |
原子力显微镜(AFM)常用于分析表面形貌，其主要组件包括带有探针的悬臂(cantilever)、压电扫描仪(piezoelectric scanner)、激光光源及光传感器(photodetector)。AFM 的基本原理是利用探针扫描样品表面，光传感器接收激光讯号并侦测探针位置的变化，从而绘制表面形貌图。AFM 主要有接触模式(contact mode)、非接触模式(non-contact mode)和轻拍模式(tapping mode)三种类型，各适用于不同应用场景。其中，轻拍模式(tapping mode)因其提供最高的空间分辨率，被广泛应用于表面形貌分析。
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图7. 临场升温原子力显微镜之示意图，其包含可温控之试片载台及探针、气流控制系统、橡胶罩 [12]。 |
在轻拍模式下，悬臂以接近其共振频率的方式振荡，探针间歇性地与样品表面接触。当探针接近样品时，探针与样品间的相互作用会降低振荡振幅，压电反馈系统会调整探针的垂直位置(z轴)，以保持振荡振幅恒定。透过记录扫描过程中的z轴调整量，可以生成样品的三维形貌图，实现高分辨率成像。一般来说，轻敲模式 AFM 具有小于 0.1 nm 的垂直分辨率，这归因于压电组件的高灵敏度，使其足以精确测量铜垫的膨胀量。
基于轻敲模式 AFM 的工作原理，只要确保悬臂的共振频率和振幅在测量期间保持稳定，即可在升温环境下运行 AFM。本研究使用Bruker Inc.的Dimension ICON，该装置包含可加热样品台及悬臂、气体控制系统及橡胶罩，如图 7所示。本研究的测量范围从室温(RT)至200°C，并在每个测试温度下保持 15 分钟，以达到热平衡后再进行扫描，避免热漂移效应(thermal drifting)[11]。为了减少因探针与样品表面之间的温差而产生的误差，测量时需同时加热样品与悬臂至相同温度。此外，为避免铜垫表面氧化，在测量过程中会持续向橡胶罩内注入稳定流量的氩气(Ar)。 |
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利用In-situ AFM辅助异质接合工艺设计 |
本研究利用in-situ AFM纪录铜/二氧化硅镶嵌栓孔在不同温度下的表面形貌，如图 8，可发现随着温度上升，铜垫的颜色由深棕往浅白变化，显示铜垫表面高度随温度提高而增加。相同的结果亦可以在横截面之膨胀曲线图(图 8b)观察到。图 8c显示铜与二氧化硅表面在不同温度下之高低差，铜垫于室温下相较于二氧化硅表面凹陷约6纳米，且在150°C凸出于二氧化硅表面，并在200°C达到约4纳米的凸出量，此结果为首次研究透过直接量测验证异质接合的机制，即铜垫由凹陷膨胀至凸起。此外，以此铜垫在其凹陷凸起转换温度(150°C)下进行接合，可顺利完成接合，本研究成功利用in-situ AFM协助异质接合之工艺设计。
图8. 铜/二氧化硅镶嵌栓孔由室温量测到200°C之(a)俯视及(b)横截面表面形貌，(c)铜与二氧化硅表面在不同温度下之高低差。 |
图9. 试片于凹陷凸起转换温度(150°C)下成功完成接合。 |
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利用纳米晶铜提升其于二氧化硅孔内之热膨胀量并应用于异质接合 |
在异质接合中，化学机械平坦化(chemical mechanical planarization, CMP)的工艺精度直接影响生产良率，然而，随着尺寸及接点间距的微缩，铜垫膨胀量越发减小，使对CMP精度的要求越来越不实际[10]，因此提升膨胀量成为另一个途径。相关文献曾提出透过将铜垫合金化或是额外镀上一层覆盖层(capping layer)可以将膨胀量提升约40%[13]，然而此做法可能造成介金属化合物(intermetallic compound, IMC)的生成或电阻提高，且不符合现有工艺。为解决此困境，本团队使用晶界工程(grain-boundary engineering)的概念，以电镀制作出纳米晶铜(nanocrystalline Cu, NC-Cu)，且成功使膨胀量提升超过100%[14]。
图 10为一般铜及纳米晶铜之背向散射电子绕射俯视图，藉由在电镀时额外添加晶粒细化剂(grain-refining additive)，铜垫的晶粒大小缩小到约100纳米，由in-situ AFM量测之变温表面形貌结果(图 11)中可以观察到纳米晶铜的膨胀程度相当明显，由横截面之膨胀曲线(图 12)亦可观察到纳米晶铜之膨胀量较一般铜可提升超过100%。由具统计意义之累积分布图(图 13)中亦可看到纳米晶铜之膨胀量皆明显大于一般铜，显示其提升异质接合工艺窗口的高度潜力。此外，由累绩分布图(图 13)亦可以得知铜垫膨胀量为常态分布，而膨胀量的下限(lower limit)即为异质接合的工艺窗口(process window)，此为模拟较无法提供之重要数值。
图10. (a)一般铜及(b)纳米晶铜之背向散射电子绕射俯视图[14]。 |
图11. (a)一般铜及(b)纳米晶铜由室温量测到200°C之表面形貌[14]。 |
图12. 一般铜及纳米晶铜在200°C下之横截面膨胀曲线[14]。 |
图13. 一般铜及纳米晶铜膨胀量之累积分布图[14]。 |
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技术展望 |
随着半导体市场的扩展， 3D IC封装已成为提升芯片效能的关键。然而，其中的核心工艺－异质接合－仍面临许多技术挑战，例如尺寸微缩导致的铜垫膨胀量下降，进而影响接合可靠性与良率。为解决这些问题，本研究团队利用临场升温原子力显微镜(in-situ AFM)直接量测铜/二氧化硅镶嵌栓孔在不同温度下的表面形貌，获得具统计意义的铜垫膨胀数据，并确定异质接合的工艺窗口。此外，我们透过晶界工程(grain boundary engineering)，成功将铜垫晶粒尺寸缩小至纳米等级，显著提升其热膨胀行为，使膨胀量增加超过 100%，且符合现行半导体工艺。这项技术的突破显示其在细间距异质接合中的高度应用潜力。
Reference:
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