氮化鎵晶片之靜電放電防護技術介紹
柯明道教授、柯兆陽博士生
國立陽明交通大學 電子研究所
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1. 氮化鎵半導體介紹以及其市場應用 |
氮化鎵是由氮元素以及鎵元素組成的化合物半導體，其能隙為3.39 eV，相比於矽(1.12 eV)擁有更寬的能隙(band gap)，相關特性如表一所示，因此氮化鎵半導體是屬於寬能隙半導體的一種。由於寬能隙的特性能夠提供更高的崩潰電場，因此氮化鎵半導體適合拿來應用於高功率產品，諸如再生能源系統、電力轉換系統、電動車、數據中心、緊湊型充電器等[1], [2], [3]。由於氮化鎵元件是利用二維電子氣(two-dimensional electron gas，以下簡稱2DEG)作為通道開關，如圖1所示，這種2DEG機制能夠實現較高的電子遷移率，因此能夠製作高電子遷移率電晶體(high electron mobility transistor，以下簡稱HEMT)，有利於通訊設備高頻應用。此外由於氮化鎵相比於矽能夠有更好的抗輻射性能，因此氮化鎵半導體也能夠應用於航太設備、低軌衛星等。由於氮化鎵可以應用的市場非常廣泛，因此氮化鎵半導體元件以及積體電路是目前市場上主要發展的半導體技術之一。
表1、矽以及寬能隙半導體之特性。
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圖 1. 氮化鎵元件能帶圖以及其二維電子氣。
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2. 靜電放電事件及靜電放電防護之重要性 |
靜電放電事件(Electrostatic discharge, 以下簡稱ESD)是一種自然發生的電荷放電現象，尤其當空氣中濕度較低時會更容易發生，因此在較乾燥的環境或者乾冷的冬天，時常會發生人們被靜電電到的情況。雖然人體能夠承受靜電放電所帶來的短暫疼痛感，但對於電子產品而言，瞬間的大電流能量卻有可能造成產品永久性的損壞，尤其對於積體電路這種極其小巧的零件更是危險。因此電子產品本身之靜電放電防護能力會直接影響到其本身的良率及可靠度，這對於寬能隙半導體這類應用於電動車、航太設備、高功率裝置等高端性電子產品是至關重要的議題。圖2為靜電放電事件中一種常見的模式，人體放電模式(human body model，以下簡稱HBM)的等效電路模型，此模型是用於模擬人體身上帶有靜電，手指接觸到積體電路產品所造成的靜電放電事件，因此100 pF的電容是模擬人體的等效電容，1.5 kΩ的電阻則是模擬人手指頭的等效電阻。當開關短路至A點，高壓電壓源會對此電容進行充電已累積靜電荷，當開關短路至B點，所累積之靜電荷會透過電阻放電至待測元件(Device under test，DUT)上。當此電容充電至2 kV所累積的靜電荷，在放電至DUT上所產生的電流波形如圖3所示，可以發現放電瞬間的電流峰值高達1.3 A，持續時間約為幾百ns。這種在極短時間產生的極大電流，特別容易對積體電路造成損傷。由於積體電路產品在製造過程中，就有機會面臨靜電放電事件，因此在設計積體電路時，就需要設計靜電防護的機制。
圖 2. (a)人體放電模式以及(b)其等效電路模型。
圖 3. HBM模型累積2-kV靜電之放電電流波形。
在進行積體電路靜電防護設計時，需要引入全晶片靜電防護設計(Whole-chip ESD protection)的概念，以提升積體電路在各種靜電測試下之耐受度[4]。除了輸入輸出(Input/Ouput)的腳位需要設計防護元件以將靜電電流導通至VDD(系統電源)或者VSS(系統地)之腳位，也需要在VDD與VSS之間設計「電源軌間靜電放電防護電路(Power-rail ESD clamp circuit)」，為靜電轟擊電流從輸入流到輸出的狀況提供適當的宣洩路徑。因此，在進行積體電路之靜電防護設計，通常需要通盤地考量整個晶片架構，從而進行最優化的設計，以提升全晶片之靜電防護能力。
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3. 氮化鎵元件之靜電耐受特性調查及元件層級靜電防護設計 |
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3.1 氮化鎵元件之靜電耐受特性調查 |
在過去幾年，由於氮化鎵逐漸地被廣泛研究，關於氮化鎵元件之靜電耐受特性或元件層級之靜電放電防護設計也陸續地被提出。關於氮化鎵元件之靜電耐受特性，已有研究發現在閘極(Gate)及源極(Source)表現出較差的靜電耐受度，圖4所量測的元件為金屬絕緣體半導體(metal insulator semiconductor)之HEMT，元件的總通道寬度為120000 μm。如圖4所示實驗結果可以發現，除了GS +/-HBM模式(靜電測試從Gate腳位施打，並且Source接地)的靜電耐受度低於2 kV，其餘的測試模式均高於2 kV以上的水準。進一步透過雷射光束電阻異常偵測(Optical Beam Induced Resistance Change，以下簡稱OBIRCH)進行失效分析確認，GS -HBM模式下元件的失效位置位於元件的閘極源極之間，如圖5中之紅色亮點所示。透過掃描式電子顯微鏡(Scanning Electron Microscope，以下簡稱SEM)以及聚焦離子束顯微鏡(Focus Ion Beam Microscope，以下簡稱FIB)，觀察元件之上視圖如圖6(a)所示。進一步去分析結構剖面圖，A/B兩處結構剖面，可以發現在閘極源極之間正常的結構如圖6(b)所示，然而圖6(c)在絕緣層區域出現嚴重損壞的情況。因此，雖然只有-0.5 kV的HBM轟擊能量，就足以造成嚴重的破壞，使元件功能失效。
圖4. 氮化鎵元件(MIS-HEMT)在各種測試模式下之HBM靜電耐受度[5]。 |
圖5. 利用OBIRCH分析GS -HBM模式下，GaN HEMT元件之失效位置位於閘極源極之間[5]。 |
圖6. 利用SEM及FIB分析GS -HBM模式下，GaN HEMT元件之(a)上視圖，(b)A處之剖面圖，(c)B處之剖面圖[5]。
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氮化鎵元件之元件層級靜電防護設計 |
圖 7. GaN HEMT離散型元件在閘極端設計之靜電防護電路。 |
由於氮化鎵元件在閘極的靜電耐受能力較差，因此這類離散型元件(Discrete device)需要特別為閘極設計靜電防護電路，近幾年已有幾篇文獻探討關於氮化鎵元件閘極靜電防護的設計[2]。圖7展示的是利用過壓偵測原理所實現的閘極端靜電防護電路，當靜電的過壓發生在閘極端的腳位上，過壓會使得二極體導通，電流流經電阻所產生的跨壓會使得ESD HEMT導通[2]。然而，此解決方案會需要額外光罩製作二極體，增加製程上的成本以及難度，並且實際應用上閘極端VG的電壓會根據二極體串聯的數量而決定工作可工作的電壓範圍，因為閘極電壓VG會被箝制在二極體的導通電壓，而且二極體也會存在一條漏電路徑增加電路的功耗。另外由於氮化鎵HEMT元件，在關閉時需要將閘極VG偏壓至負電壓才能將其關閉，但是HEMT是雙向元件，意即只要ESD HEMT的閘極電壓VG,ESD高於功率元件Power HEMT之閘極電壓VG，元件也能夠導通，使得此設計無法支援負壓應用。 |
圖 8. GaN HEMT離散型元件在閘極端之改良型靜電防護電路。 |
考量到上述設計之缺點，一個改良的設計也在近幾年被提出[6]。圖8呈現此改良設計之電路示意圖，其主要運作原理為利用兩個HEMT元件堆疊(ESD HEMT1 及 ESD HEMT2)，讓其能夠應用在功率元件Power HEMT閘極負壓的情況。當Power HEMT之閘極處於正偏壓，ESD HEMT2之通道會被開啟，但是ESD HEMT1之閘極透過R3電阻接到地因此保持關閉狀態，G腳位到S腳位之間便不會存在漏電路徑。當Power HEMT之閘極處於負偏壓，ESD HEMT1之通道會被開啟，但是ESD HEMT2之閘極透過R2電阻接到負偏壓因而保持關閉，G腳位到S腳位之間也不會存在漏電路徑。當ESD轟擊在G腳位上，ESD HEMT1的CGD電容(閘極端與汲極端之間的電容)會將靜電電壓耦合到ESD HEMT1之閘極，因此ESD HEMT1通道會開啟，同時ESD HEMT2的通道也會因為耦合效應而開啟，且因為ESD HEMT2的閘極是接到G腳位，所以其通道也會因為閘極電容充電而開啟，所以靜電來臨時能夠確保ESD HEMT1及ESD HEMT2兩顆電晶體都打開，從而提供靜電釋放路徑。值得一提的是，除了此設計能夠支援閘極負偏壓的應用，由於此設計不需要用到二極體，因此不需要額外的光罩以及製程成本，且也不會有二極體漏電路徑，因而能夠避免晶片額外的功耗。 |
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4. 氮化鎵積體電路之靜電放電防護電路設計 |
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4.1 氮化鎵全晶片靜電防護設計(Whole-chip ESD protection)概念 |
在第二小節提到了關於全晶片靜電防護設計(Whole-chip ESD protection)的概念，需要使用到一個介於系統電源與系統地之間的「電源軌間靜電放電防護電路(Power-rail ESD clamp circuit)」，為靜電轟擊電流從輸入流到輸出的狀況提供適當的宣洩路徑，因此本小節將針對這種電路進行介紹。圖9為氮化鎵全晶片靜電防護架構之示意圖，與一般傳統矽晶片的靜電防護架構類似，都需要在輸入腳位配置往上接到VCC腳位(系統電源)以及VSS腳位(系統地)的二極體，將靜電引導到VCC或者VSS，避免靜電直接從輸入腳位轟擊進去內部電路中(此圖為Gate Driver)。在VCC腳位以及VSS腳位之間則需要配置電源軌間靜電放電防護電路(此圖藍色框部分)，避免靜電電流從VCC腳位流經內部電路再流至VSS腳位。由於這些靜電防護的電路和元件只需要在靜電來臨時啟動，以提供靜電釋放的路徑，因此電路正常操作時，這些電路和元件都必須保持關閉，以避免影響到原先電路正常的功能，這是在設計靜電防護設計時最重要也是最基本的觀念。
圖 9. GaN HEMT離散型元件在閘極端之改良型靜電防護電路。
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4.2 氮化鎵晶片之電源軌間靜電放電防護電路(Power-rail ESD clamp circuit) |
圖 10. 參考文獻[7]之電源軌間靜電放電防護電路架構圖。 |
由於電源軌間靜電放電防護電路(Power-rail ESD clamp circuit)對於提升全晶片之靜電放電防護能力扮演著關鍵的角色，因此近幾年來，陸續有幾篇文獻探討氮化鎵晶片之電源軌間靜電放電防護電路的設計[7], [8], [9], [10]，接下來將逐一簡介每一種設計的優缺點。 參考文獻[7]之電路架構圖如圖10所示，其主要原理是當靜電轟擊在VCC腳位上時，利用C0電容將靜電能量耦合到VG2打開電晶體M2，電流流經R1電阻產生足夠的跨壓在節點VG4上，進而打開電晶體MDCG完成靜電放電。另外，此電路利用Charge Pump技術，能夠在靜電來臨時，將節點VCT之電位抬升至比VCC節點還高的位準，從而使節點VG4能夠有更高的電位，讓電晶體MDCG之閘極電壓更高，進而導通更多的靜電電流。然而此電路在VCC上電至穩態時，其待機漏電較大，且電路在VCC快速上電的情境，會產生較大的暫態漏電流，因此這兩個問題還有待改善。 |
參考文獻[8]之電路架構圖如圖11所示，這是一種最經典的設計，直接利用耦合電容C1A將VCC腳位上之靜電能量耦合到節點VAA，當此節點上的電壓足夠高就能夠開啟電晶體QE1A，以釋放靜電電流。由於此設計在VCC上電至穩態時沒有額外的漏電路徑，所以此電路的待機漏電很低，但是由於它直接利用耦合電容C1A來開啟電晶體QE1A，因此在電路正常上電或快速上電的過程中，此電路會產生極大的暫態漏電流，這是需要被克服的問題。
參考文獻[9]之電路架構圖如圖12所示，這是基於前一種設計[8]的改良設計。針對前述提到的暫態漏電問題，額外設計了一個偵測電路來降低暫態漏電流。電路正常上電的過程中，由於節點VAB會被充電，因此電晶體QE2B會被開啟，能夠將節點VBB的電壓拉低，降低電晶體Q1B所產生的暫態漏電流。而靜電轟擊在VCC腳位上時，電路操作原理與圖11相同，同樣是透過耦合電容C1B將節點VBB的電位拉高，進而打開電晶體QE1B以提供靜電放電路徑。然而此設計新增的偵測電路因為會使用到串疊的QDS電晶體(Cascode結構)，因此此電路在VCC上電至穩態之後，會一直存在待機漏電，這是需要被解決的一個問題，此外，由於此電路依然是使用電容耦合的方式來開啟主要放電的電晶體，因此在快速上電的應用情境，同樣會出現較大的暫態漏電，這也是需要被克服的問題。
圖 11. 參考文獻[8]之電源軌間靜電放電防護電路架構圖。 |
圖 12. 參考文獻[9]之電源軌間靜電放電防護電路架構圖。 |
圖 13. 參考文獻[10]之電源軌間靜電放電防護電路架構圖。 |
由於以上前面三篇參考文獻均存在待機漏電或是暫態漏電的問題，因此一個解決這兩個漏電議題的全新設計也被提出，刊登在國際知名期刊IEEE Transactions on Electron Devices [10]。此全新設計之電路架構圖如圖13所示，此項設計使用了動態時間電壓雙重偵測功能，所以此電路只有在靜電事件來臨時才會開啟電晶體QE1以進行放電，電路正常上電或是快速上電的情境都不會被誤啟動，因而能夠完全解決暫態漏電的問題。此外，由於此電路的電壓偵測器在串聯路徑的終端，使用一個電晶體QE4做開關，因此能夠避免電路在VCC上電至穩態之後產生額外的待機漏電。 以下分三種情境解釋此電路的操作，第一，當電路正常上電至6 V時，VCC電壓的上升時間約為 0.1~1毫秒。由於VCC的上升速率較低，節點VA保持在低電位，QE2處於關閉狀態。因此，節點VB保持在低電位，QE4也處於關閉狀態。此外，HEMT的閾值電壓（Vth）為1.46 V。由於VCC的電壓額定值為6 V，此電位低於電壓偵測器(Voltage detector)的導通電壓。因此，節點VC保持在低電位，QE3將會關閉。節點VD保持在低電位，主要放電元件QE1處於關閉狀態。因此，在正常上電情況下，不會產生漏電路徑。 |
第二，在快速上電條件下，VCC電壓的上升時間約為10奈秒。由於VCC的上升速率較高，節點VA將會被耦合到高電位，QE2將會導通。然後，節點VB上升至高電位，QE4導通。然而，由於VCC的電壓額定值為6 V，該電壓低於電壓偵測器(Voltage detector)的導通電壓。節點VC保持在低電位，QE3處於關閉狀態。因此，節點VD保持在低電位，主要放電元件QE1處於關閉狀態。因此，在快速上電條件下不會產生暫漏電流。在上電達到 6 V 穩態之後，也不會產生漏電路徑。
第三，靜電轟擊在VCC腳位上時，VCC電壓的上升時間約為10奈秒。由於VCC的上升速率較高，節點VA將會被耦合到高電位，QE2將會導通。節點VB上升至高電位，QE4導通。由於靜電電位足夠高，電壓偵測器(Voltage detector)將會導通，節點VC將被拉至較高的電位以導通QE3。由於QE2和QE3都開啟，節點VD將會被充電至高電位，主要放電元件QE1將會導通以釋放大量 ESD 電流。
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4.3 參考文獻之比較 |
針對前述的幾篇文獻統整了幾個重要指標以進行評估，比較表如表1所呈現。參考文獻[7]並未在文章中說明主要放電元件HEMT的尺寸資訊與佈局面積。參考文獻[8], [9], [10]中，主要放電元件HEMT的通道總寬度皆為6000微米。就HBM靜電耐受度而言，參考文獻[7], [8], [9], [10]分別具有 3000 V、6250 V、6000 V和6250 V的HBM等級。在直流待機漏電方面，參考文獻[7]的漏電流為 3.81 μA；參考文獻[8]的漏電流為 0.1 nA，由於不存在漏電路徑，因此為所有設計中最低；參考文獻[9]的漏電流為11 nA，該漏電路徑被歸因於其偵測電路中的串疊QDS電晶體(Cascode結構)。參考文獻[10]的設計排除了電壓偵測器中串疊QDS電晶體所造成的漏電路徑，因此也具有低漏電流，僅為0.8 nA。關於快速上電情境下的暫態漏電，參考文獻[7], [8], [9]主要皆是基於電容耦合電路所實現的上升時間偵測功能，因此無法解決此問題，但參考文獻[10]的設計利用串疊的QDS電晶體實現電壓偵測功能，因此能有效解決此問題。
表2. 電源軌間靜電放電防護電路之參考文獻比較表。
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5. 結論 |
氮化鎵晶片之靜電放電防護技術發展，目前主要有兩大方向，其中一項為離散元件之閘極端靜電放電防護設計，另一項為全晶片防護所必備的電源軌間靜電放電防護電路。關於離散元件之閘極端靜電放電防護設計，除了要考量靜電來臨時，能夠有效提供放電路徑，降低箝制住的閘極電壓位準外，也需要考量額外增加的靜電防護電路，是否會影響到原本電路正常的功能，或是影響到氮化鎵元件開關切換速度，尤其考量到閘極端負電壓的應用，設計上會多了更多挑戰。關於電源軌間靜電放電防護電路設計，除了電路本身要具有足夠好的靜電防護能力，同樣要注意電路箝制靜電電壓的位準，此外，由於電源軌間靜電放電防護電路是存在在電源與地之間的電路，因此在電路上電至穩態之後，其待機漏電的大小會直接影響晶片的功耗，如何降低待機漏電是一項非常重要的課題。另外，快速上電的應用情境會造成暫態漏電的問題，如何讓電路能夠清楚地區分靜電事件以及快速上電事件以避免快速上電時的誤動作，也是一個節省晶片功耗的重要設計方向。
Reference:
[1] Wide bandgap semiconductors: pursuing the promise (DOE/EE-0910), U.S. Department of Energy, Advanced Manufacturing Office. April 2013.
[2] K. J. Chen et al., “GaN-on-Si power technology: devices and applications,” IEEE Trans. Electron Devices, vol. 64, no. 3, pp. 779-795, March 2017, doi: 10.1109/TED.2017.2657579.
[3] T. J. Flack, B. N. Pushpakaran, and S. B. Bayne, “GaN technology for power electronic applications: a review,” Journal of Electronic Materials, vol. 45, no. 6, pp. 2673-2682, March 2016, doi: 10.1007/s11664-016-4435-3.
[4] M.-D. Ker, “Whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuits for submicron CMOS VLSI,” IEEE Trans. Electron Devices, vol. 46, no. 1, pp. 173-183, Jan. 1999, doi: 10.1109/16.737457.
[5] C.-Y. Ke, W.-C. Wang, M.-D. Ker, C.-Y. Yang, and E. Y. Chang, “Investigation on ESD robustness of 1200-V D-Mode GaN MIS-HEMTs with HBM ESD test and TLP measurement,” in Proc. IEEE International VLSI Symposium on Technology, Systems and Applications, 2023, pp. 1-2, doi: 10.1109/VLSI-TSA/VLSI-DAT57221.2023.10134426.
[6] J.-H. Lee et al., “Incorporation of a simple ESD circuit in a 650V E-Mode GaN HEMT for all-terminal ESD protection,” in Proc. IEEE Int. Rel. Phys. Symp. (IRPS), 2022, pp. 2B.3-1-2B.3-6.
[7] T.-W. Wang et al., “ESD HBM 3kV discharge for monolithic GaN-on-Si HEMTs integrated chips,” in IEDM Tech. Dig., 2023, pp. 1-4, doi: 10. 1109/IEDM45741.2023.10413733.
[8] W.-C. Wang and M.-D. Ker, “Test structures to investigate ESD robustness of integrated GaN devices,” in Proc. IEEE Int. Conf. Microelectronic Test Structures, 2024, pp. 1-4, doi: 10.1109/ICMTS 59902.2024.10520680.
[9] W.-C. Wang and M.-D. Ker, “Fully integrated GaN-on-Silicon power-rail ESD clamp circuit without transient leakage current during normal power-on operation,” IEEE J. Electron Devices Society, vol. 12, pp. 760-769, 2024, doi: 10.1109/JEDS.2024.3462590.
[10]C.-Y. Ke and M.-D. Ker, “Design of GaN-on-Silicon power-rail ESD clamp circuit with ultralow leakage current and dynamic timing-voltage detection function,” IEEE Trans. Electron Devices, vol. 72, no. 3, pp. 1066-1074, Mar. 2025, doi: 10.1109/TED.2025.3529405.
