窒化ガリウムチップの静電気放電保護技術の紹介

窒化ガリウムチップの静電気放電保護技術の紹介

柯明道教授、柯兆陽博士生

陽明交通大学 電子研究所

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1. 窒化ガリウム半導体の紹介とその市場応用

窒化ガリウムは窒素元素とガリウム元素から成る化合物半導体であり、そのバンドギャップは3.39 eVで、シリコン(1.12 eV)と比較してより広いバンドギャップを持っています。関連特性は表1に示されています。このため、窒化ガリウム半導体は広バンドギャップ半導体の一種です。広バンドギャップの特性により、より高いブレークダウン電場を提供できるため、窒化ガリウム半導体は再生可能エネルギーシステム、電力変換システム、電気自動車、データセンター、コンパクト充電器などの高出力製品に適しています[1], [2], [3]。窒化ガリウムデバイスは二次元電子ガス（以下、2DEG）をチャネルスイッチとして利用しており、図1に示すように、この2DEGメカニズムは高い電子移動度を実現できるため、高電子移動度トランジスタ（以下、HEMT）を製造することが可能であり、通信デバイスの高周波アプリケーションに有利です。さらに、窒化ガリウムはシリコンと比較してより優れた放射線耐性を持つため、窒化ガリウム半導体は宇宙機器や低軌道衛星などにも応用可能です。窒化ガリウムが適用できる市場は非常に広範囲にわたるため、窒化ガリウム半導体デバイスおよび集積回路は現在市場で主要に発展している半導体技術の一つです。

図1、窒化ガリウムデバイスのバンド図とその二次元電子気体。

2. 静電放電イベントと静電放電保護の重要性

静電放電イベント（Electrostatic discharge、以下ESDと略す）は、自然に発生する電荷放電現象であり、特に空気中の湿度が低いときに発生しやすくなるため、乾燥した環境や寒冷な冬には、人々が静電気に触れる状況が頻繁に発生します。人体は静電放電による短時間の痛みを耐えることができますが、電子製品にとっては、瞬間的な大電流エネルギーが製品に永久的な損傷を与える可能性があり、特に積体回路のような非常に小さな部品にとっては危険です。したがって、電子製品自体の静電放電防護能力は、その合格率や信頼性に直接影響を与え、高性能電子製品である広帯域ギャップ半導体、電動車、航空宇宙装置、高出力装置などにとって重要な問題です。図2は静電放電イベントにおける一般的なモデルであり、人体放電モデル（human body model、以下HBMと略す）の等価回路モデルです。このモデルは、人体に静電気が帯びている状態で、指が積体回路製品に接触した際に発生する静電放電イベントをシミュレートするために使用されます。したがって、100 pFのコンデンサは人体の等価静電容量を模擬し、1.5 kΩの抵抗は指の等価抵抗を模擬しています。スイッチがA点に短絡されると、高電圧電源がこのコンデンサを充電して静電荷を蓄積します。スイッチがB点に短絡されると、蓄積された静電荷が抵抗を通じて待測デバイス（Device under test、DUT）に放電されます。このコンデンサが2 kVに充電されると、DUTに放電される際に生成される電流波形は図3に示されています。放電瞬間の電流ピーク値は1.3 Aに達し、持続時間は数百ナノ秒です。このように極短時間で生成される極大電流は、特に積体回路に損傷を与えやすいです。積体回路製品は製造過程で静電放電イベントに直面する可能性があるため、積体回路を設計する際には静電防護メカニズムを設計する必要があります。

 図2、(a)人体放電モードおよび(b)その等価回路モデル。

図3、HBMモデルの累積2-kV静電気放電電流波形。

集積回路の静電気防護設計を行う際には、全チップ静電気防護設計（Whole-chip ESD protection）の概念を導入し、集積回路が様々な静電気試験に対する耐性を向上させる必要があります[4]。入力出力（Input/Ouput）のピンには、静電気電流をVDD（システム電源）またはVSS（システムグラウンド）のピンに導通させるための保護素子を設計する必要があるだけでなく、VDDとVSSの間には「電源レール間静電気放電防護回路（Power-rail ESD clamp circuit）」を設計し、静電気衝撃電流が入力から出力に流れる状況に適切な排出経路を提供する必要があります。したがって、集積回路の静電気防護設計を行う際には、通常、全体的にチップアーキテクチャを考慮し、最適化された設計を行って全チップの静電気防護能力を向上させる必要があります。

3. ガリウムナイトライドデバイスの静電耐性特性調査およびデバイスレベルの静電防護設計

3.1 ガリウムナイトライドデバイスの静電気耐性特性調査

過去数年、ガリウムナイトライドが広く研究されるようになり、ガリウムナイトライドデバイスの静電耐性特性やデバイスレベルの静電放電保護設計についても次々と提案されてきました。ガリウムナイトライドデバイスの静電耐性特性に関する研究では、ゲート（Gate）およびソース（Source）で静電耐性が低いことが発見されています。図4で測定されたデバイスは金属絶縁体半導体（metal insulator semiconductor）のHEMTで、デバイスの総チャネル幅は120000μmです。図4の実験結果から、GS +/-HBMモード（静電テストがゲート端子から行われ、ソースが接地される）の静電耐性が2kV未満であることがわかりますが、その他のテストモードはすべて2kV以上のレベルです。さらに、レーザービーム誘起抵抗変化（Optical Beam Induced Resistance Change、以下OBIRCHと略す）を通じて故障解析を行い、GS -HBMモード下でのデバイスの故障位置がデバイスのゲートとソースの間にあることを確認しました。これは図5の赤いハイライトで示されています。走査型電子顕微鏡（Scanning Electron Microscope、以下SEMと略す）および集束イオンビーム顕微鏡（Focus Ion Beam Microscope、以下FIBと略す）を使用してデバイスの上部を観察した結果が図6(a)に示されています。構造断面図をさらに分析すると、A/Bの2か所の構造断面では、ゲートとソースの間に正常な構造が見られることが図6(b)に示されていますが、図6(c)では絶縁層領域に深刻な損傷が発生していることがわかります。したがって、-0.5kVのHBM衝撃エネルギーだけで、深刻な破壊を引き起こし、デバイスの機能が失われることが十分にあります。

図6、SEMおよびFIBを利用してGS-HBMモードにおけるGaN HEMTデバイスの(a)上面観、(b)A地点の断面図、(c)B地点の断面図[5]。

3.2 ガリウムナイトライドデバイスのデバイスレベル静電気防護設計

ガリウムナイトライド素子はゲートの静電耐性が低いため、この種の離散素子（Discrete device）は特にゲート用の静電防護回路を設計する必要があります。近年、ガリウムナイトライド素子のゲート静電防護の設計に関する文献がいくつか発表されています[2]。図7は、過電圧検出原理を利用して実現されたゲート端の静電防護回路を示しています。静電過電圧がゲート端の端子に発生すると、過電圧によりダイオードが導通し、抵抗を流れる電流によって発生する電圧降下がESD HEMTを導通させます[2]。しかし、この解決策では追加のフォトリソグラフィーによってダイオードを製作する必要があり、プロセスコストと難易度が増加します。また、実際の応用においてゲート端のV_Gの電圧はダイオードの直列数によって動作可能な電圧範囲が決まるため、ゲート電圧V_Gはダイオードの導通電圧にクランプされ、さらにダイオードにも漏れ電流経路が存在して回路の消費電力を増加させます。また、窒化ガリウムHEMT素子はオフ時にゲート V_G偏圧を負の電圧にしなければオフにできませんが、HEMTは双方向素子であるため、ESD HEMTのゲート電圧V_G,ESDPower HEMTのゲート電圧V_G部品も導通できるため、この設計は負圧アプリケーションをサポートできません。

上記の設計の欠点を考慮し、改良された設計も近年提案されています[6]。図8はこの改良設計の回路概略図を示しており、その主な動作原理は2つのHEMT素子（ESD HEMT1 および ESD HEMT2）を積層することで、パワー素子 Power HEMT のゲート負電圧の状況に適用できるようにするものです。Power HEMT のゲートが正バイアスにあるとき、ESD HEMT2 のチャネルはオンになりますが、ESD HEMT1 のゲートは R3 抵抗を介して接地されているためオフ状態を保ち、G ピンから S ピンの間に漏れ電流経路は存在しません。Power HEMT のゲートが負バイアスにあるとき、ESD HEMT1 のチャネルはオンになりますが、ESD HEMT2 のゲートは R2 抵抗を介して負バイアスに接続されているためオフを保ち、G ピンから S ピンの間にも漏れ電流経路は存在しません。ESD が G ピンに印加されると、ESD HEMT1 の C_GDキャパシタ（ゲート端とドレイン端の間のキャパシタ）は静電圧をESD HEMT1のゲートにカップリングするため、ESD HEMT1のチャネルがオンになり、同時にESD HEMT2のチャネルもカップリング効果によりオンになります。また、ESD HEMT2のゲートはGピンに接続されているため、ゲートキャパシタの充電によりそのチャネルもオンになります。したがって、静電気が発生した際にESD HEMT1とESD HEMT2の両方のトランジスタがオンになり、静電気放出経路を提供します。特筆すべきは、この設計がゲートの負のバイアスをサポートするアプリケーションに対応できるだけでなく、ダイオードを使用しないため、追加のフォトリソグラフィーやプロセスコストが不要であり、ダイオードのリークパスも存在しないため、チップの追加消費電力を避けることができる点です。

4. ガリウムナイトライド集積回路の静電気放電保護回路設計

4.1 窒化ガリウム全チップ静電気防護設計(Whole-chip ESD protection)概念

図9、窒化ガリウム全チップ静電気防護構造の示意図。

第二小節では、全晶片静電防護設計（Whole-chip ESD protection）の概念について触れています。システム電源とシステムグラウンドの間に「電源軌間静電放電防護回路（Power-rail ESD clamp circuit）」を使用する必要があり、静電気の衝撃電流が入力から出力に流れる状況に適切な逃げ道を提供します。したがって、この小節ではこの種の回路について紹介します。図9は窒化ガリウム全晶片静電防護構造の概略図であり、一般的な従来のシリコンチップの静電防護構造と似ており、入力ピンにVCCピン（システム電源）およびVSSピン（システムグラウンド）に接続するダイオードを配置する必要があります。静電気をVCCまたはVSSに導き、静電気が直接入力ピンから内部回路に衝撃を与えるのを避けます（この図はゲートドライバです）。VCCピンとVSSピンの間には電源軌間静電放電防護回路（この図の青い枠部分）を配置する必要があり、静電気電流がVCCピンを通って内部回路を流れ、再びVSSピンに流れるのを防ぎます。これらの静電防護回路と部品は、静電気が発生したときにのみ起動し、静電気放出の経路を提供する必要があるため、回路が正常に動作しているときは、これらの回路と部品はすべてオフの状態を維持し、元の回路の正常な機能に影響を与えないようにする必要があります。これは静電防護設計を行う際に最も重要で基本的な概念です。

4.2 ガリウムナイトライドチップの電源レール間静電気放電保護回路(Power-rail ESD clamp circuit)

図10、参考文献[7]の電源トラック間静電放電保護回路の構成図。

 

電源軌間静電放電防護回路(Power-rail ESD clamp circuit)は、全チップの静電放電防護能力を向上させるために重要な役割を果たしているため、近年、いくつかの文献が窒化ガリウムチップの電源軌間静電放電防護回路の設計について探討している[7],[8],[9],[10]。次に、それぞれの設計の利点と欠点を順に紹介する。

 

参考文献[7]の回路構成図は図10に示すとおりで、その主な原理は、静電気が V_CCピンに印加されたとき、C₀コンデンサーは静電エネルギーをVに結合します_G2トランジスタMを開く₂、電流がRを流れる₁抵抗がノードVで十分な電圧降下を生成する_G4に印加され、トランジスタ M_DCG完成静電放電。また、この回路はCharge Pump技術を利用しており、静電気が発生した際にノードVを_CT之電位抬升至比V_CCノードよりも高い電位となり、ノード V_G4より高い電位を持つことができ、トランジスタM_DCGのゲート電圧がより高くなり、より多くの静電電流を導通させます。しかし、この回路はV_CC上電至安定状態の時、スタンバイ漏れ電流が大きく、回路はV_CC高速での電源投入の状況では、より大きな瞬時漏れ電流が発生するため、これらの2つの問題はまだ改善の余地があります。

参考文献[8]の回路構成図は図11に示されています。これは最も古典的な設計で、直接結合コンデンサCを利用しています。_1A將V_CCピンの静電エネルギーがノード V_AAこのノードの電圧が十分に高くなると、トランジスタQをオンにすることができます。_E1A、静電気を放出するため。 この設計はVにおいて_CC上電至安定状態の時に追加の漏れ経路がないため、この回路の待機漏れ電流は非常に低いですが、それは直接結合コンデンサCを利用しているためです。_1AトランジスタQをオンにする_E1Aそのため、回路が正常に電源が入るか、迅速に電源が入る過程で、この回路は非常に大きな瞬時漏れ電流を発生させます。これは克服すべき問題です。

参考文献[9]の回路構成図は図12に示されており、これは前の設計[8]に基づく改良設計です。前述の瞬時漏電問題に対処するために、瞬時漏電流を低減するための検出回路が追加設計されました。回路が正常に電源を入れる過程で、ノードVのために_AB充電されるため、トランジスタQ_E2B開かれることができ、ノードVを_BBの電圧を下げ、トランジスタのQを低下させる_1Bによって生じる瞬時漏れ電流。静電気が V_CCピンに印加されたときの回路動作原理は図11と同じで、同様に結合キャパシタ C_1BノードV_BBの電位を引き上げ、トランジスタQをオンにする。_E1B静電放電経路を提供するため。しかし、この設計で追加された検出回路は、直列のQを使用するため。_DSトランジスタ（カスコード構造）、したがってこの回路はV_CC電源が安定状態に達した後、待機漏れ電流が常に存在し、これは解決すべき問題です。さらに、この回路は依然としてキャパシタ結合の方法を使用して主要な放電トランジスタを開くため、高速電源投入のアプリケーションシナリオでも同様に大きな瞬時漏れ電流が発生するため、これも克服すべき問題です。

図13、参考文献[10]の電源トラック間静電放電保護回路の構成図。

上記の3つの参考文献には、スタンバイ漏れ電流や瞬時漏れ電流の問題が存在するため、これら2つの漏れ電流の問題を解決するための新しい設計が提案され、国際的に有名なジャーナルに掲載されました。IEEE Transactions on Electron Devices[10]。この新しい設計の回路構成図は図13に示されています。この設計では動的タイミング電圧デュアル検出機能が使用されているため、この回路は静電気イベントが発生したときにのみトランジスタQをオンにします。_E1放電を行うことで、回路が正常に電源を入れたり、迅速に電源を入れる状況では誤動作しないため、一時的な漏電の問題を完全に解決することができます。さらに、この回路の電圧検出器は直列パスの終端にあり、トランジスタQを使用しています。_E4スイッチを作ることで、回路がVであることを回避できます。_CC電源が安定状態に達した後、追加のスタンバイ漏れ電流が発生する。

 

以下では3つのシナリオに分けてこの回路の動作を説明します。第一に、回路が正常に6 Vまで電源投入されたとき、V_CC電圧の上昇時間は約0.1〜1ミリ秒です。Vのため_CCの上昇速度が低く、ノードV_A低電位を維持する、Q_E2閉じた状態にあります。したがって、ノードV_B低電位を保つ、Q_E4も閉じた状態にあります。また、HEMTの閾値電圧（V_th）は1.46 V です。V_CCの電圧定格は6Vであり、この電位は電圧検出器(Voltage detector)の導通電圧を下回っています。したがって、ノードV_C低電位を維持する、Q_E3閉じます。ノードV_D低電位を保つ、主な放電素子Q_E1閉じた状態にあるため、通常の電源投入時には漏れ電流経路は発生しません。

第二、迅速な電源投入条件下で、V_CC電圧の上昇時間は約10ナノ秒です。Vのため_CCの上昇速度が高く、ノードV_A高電位に結合される予定です、Q_E2導通する。その後、ノードV_B高電位に上昇する、Q_E4が導通します。しかし、V_CCの電圧定格は6 Vであり、その電圧は電圧検出器(Voltage detector)の導通電圧を下回っています。ノードV_C低電位を保つ、Q_E3閉じた状態にあります。したがって、ノード_D低電位を維持し、主な放電素子Q_E1オフ状態にあるため、高速電源投入条件下では一時的な漏れ電流は発生しません。電源投入が6Vの定常状態に達した後も、漏れ経路は発生しません。

第三、静電攻撃はV_CCピンに印加されたとき、V_CC電圧の上昇時間は約10ナノ秒です。Vのために_CCの上昇速度が高く、ノードV_A高電位に結合される予定です、Q_E2導通する。ノードV_B高電位に上昇し、Q_E4が導通します。静電電位が十分に高いため、電圧検出器（Voltage detector）が導通し、ノード V_CQを導通させるために、より高い電位に引き上げられる。_E3。Q_E2和Q_E3すべてを開く、ノードV_D高電位に充電されることになります。主な放電素子Q_E1大量のESD電流を放出するために導通します。

4.3 参考文献の比較

前述の文献に基づいて、評価のためのいくつかの重要な指標を統合し、比較表は表2に示されています。参考文献[7]では、主要な放電素子HEMTのサイズ情報とレイアウト面積については説明されていません。参考文献[8]、[9]、[10]では、主要な放電素子HEMTのチャンネル全幅はすべて6000マイクロメートルです。HBM静電耐性については、参考文献[7]、[8]、[9]、[10]はそれぞれ3000 V、6250 V、6000 V、6250 VのHBMレベルを持っています。直流待機漏れ電流に関しては、参考文献[7]の漏れ電流は3.81 μAであり、参考文献[8]の漏れ電流は0.1 nAで、漏れ経路が存在しないため、すべての設計の中で最も低いです。参考文献[9]の漏れ電流は11 nAであり、その漏れ経路は検出回路内の直列Qに起因しています。_DSトランジスタ（カスコード構造）。参考文献[10]の設計では、電圧検出器における直列接続のQを排除しています。_DSトランジスタによる漏れ電流経路のため、低漏れ電流も実現しており、わずか 0.8 nA です。高速電源投入時の瞬時漏れ電流については、参考文献[7], [8], [9] は主に容量結合回路によって実現された立ち上がり時間検出機能に基づいているため、この問題を解決できませんが、参考文献[10]の設計は積層された Q_DSトランジスタは電圧検出機能を実現するため、この問題を効果的に解決することができます。

表2、電源軌間静電放電防護回路の参考文献比較表。

5. 結論

窒化ガリウムチップの静電放電保護技術の発展は、現在主に二つの方向性があります。一つは、離散素子のゲート端静電放電保護設計であり、もう一つは、全チップ保護に必要な電源トラック間静電放電保護回路です。離散素子のゲート端静電放電保護設計については、静電気が発生した際に、効果的に放電経路を提供し、拘束されたゲート電圧レベルを低下させることを考慮する必要があります。また、追加の静電保護回路が元の回路の正常な機能に影響を与えるか、または窒化ガリウム素子のスイッチング速度に影響を与えるかを考慮する必要があります。特に、ゲート端負電圧の応用を考慮すると、設計にはさらなる課題が生じます。電源トラック間静電放電保護回路設計については、回路自体が十分な静電保護能力を持つ必要があり、同様に回路が静電電圧を拘束するレベルにも注意を払う必要があります。さらに、電源トラック間静電放電保護回路は電源とグラウンドの間に存在する回路であるため、回路が定常状態に達した後の待機漏れ電流の大きさはチップの消費電力に直接影響します。待機漏れ電流を低減することは非常に重要な課題です。また、迅速な電源投入のアプリケーションシナリオは瞬時漏れの問題を引き起こす可能性があり、回路が静電事象と迅速な電源投入事象を明確に区別できるようにすることで、迅速な電源投入時の誤動作を避けることも、チップの消費電力を節約するための重要な設計方向です。

Reference:

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