集積回路の静電気防護とロックテストの計画および失敗検証プロセス

どの製品にも使用期限があり、またはその製品の信頼性が良いかどうかを言うことができます。数年間使用でき、次世代の製品が出るまで損傷しない場合、その製品は良好な信頼性を持っていると言えます。逆に、使用時間がその製品が持つべきレベルに達しない場合、信頼性は良くありません。それでは、製品の信頼性をどのように測定するのでしょうか？基本的には、電圧、温度、湿度、またはその他の環境下の不利な要因など、使用環境の条件を考慮し、故障モデルに代入することで、使用年数を推定することができます。

私たちがいる環境では、静電気は至る所に存在する殺人者です。静電気を完全に防ぐことはできないので、電荷が集積回路を流れる際に全身無事でいるために、IC設計ではピンの近くに静電放電（Electrostatic Discharge, ESD）保護回路を設計してチップを保護します。これはビルの頂上に避雷針を設置する目的と同じで、雷がビルに落ちたときに誘導する役割を果たし、ビル内の電気機器が損傷しないようにします。また、部品構造の特性により、いわゆるラッチアップ（Latch-up, LU）効果は、集積回路の動作中に大電流が流れる現象を引き起こし、機能的な問題を引き起こすことがあります。場合によっては、チップが永久的に損傷することもあるため、同様にチップ設計においてLUの問題を回避する必要があります。

ESDとLUの保護能力を検証するための最初の課題は、専門のテスト機器を使用して、国際規範で定義された条件と手順に従い、集積回路のESDとLUの信頼性を確認する方法です。もしその回路素子がESDとLUのテストを通過できず、検証できなかった理由が特定された場合、チップ設計の強化をどのように行うかが第二の課題となります。本記事では、この二つの課題に対して、ESDとLUのテスト前の準備事項、判断基準、および素子の失敗後の問題の真因解析プロセスについて説明します。

テスト前のデータ準備

初めてESDおよびLUテストを実施する前に、一般的に直面する問題は、テストプランをどのように計画し実行するか、テストプロジェクトの責任者とテストプランについてどのようにコミュニケーションを取るかです。双方のコミュニケーション効率を向上させるために、以下のいくつかのテーマに基づいて情報を提供できます。

テスト規格

テストを行う前に、遵守すべき国際標準規範を設定する必要があります。規範の制定にはその立論基礎がありますので、ESD/LUテストの検証を通じて顧客の信頼と使用上の保証を得たことを示しています。以下は、異なるテストプロジェクトとそれに対応する国際標準規範です。

1. HBM:
   MIL-STD: コンポーネントタイプと一部のドライブIC

AEC-Q100 または AEC-Q101: 車両規格認証

JEDEC: その他はすべて消費者向け製品規格を使用

2. CDM:

ANSI/ESD SP5.3.2 : これは SCDM テスト規格であり、現在、少数のドライバICの顧客のみが指定されて SCDM をテストしています。
AEC-Q100 または AEC-Q101 : 車両規格認証
JEDEC : 古い規格 JESD22-C101F と新しい規格 JS-002-2022 の大部分の製品は、消費者向け製品の JEDEC を使用しており、顧客には最新の JS-002-2022 に従うことを推奨しています。
3. LU:

JESD78F : 消費型製品
AEC-Q100 : 車両規格認証
 

テスト条件

• HBM: 500Vから実施することをお勧めし、順次1KV、2KV、4KV、8KVに進む。
• CDM: JEDECの安全基準は500Vであり、AEC-Q100ではコーナーピンの基準を750Vに引き上げることが追加されます（図1）。電圧テストの範囲は、250V、500V、750V、1000Vの順に推奨されます。
• LU: 基本的には規格に基づいて信号ピンは +100mA / -100mA で、電源ピンは 1.5*VDDmax を行う必要があります。業界の慣習では、さらに一つ上のレベルで 200mA までテストします。また、操作条件の設定のために定格電圧と限界値を提供する必要があります。

図1 BGAパッケージのコーナーピンの示意図。左の図はコーナーピン設計者があり、その位置は赤い円の部分にあります。このピンのCDMテスト基準は750Vに達する必要があります。右の図はコーナーピン設計者がありません。

テスト数

HBM /CDM / LU : 規格に基づき、各テスト条件のデータには3つのサンプルが必要です。

ICパッケージアウトライン図（POD）

テストピンの名称、ピンタイプ（入力/出力/IO/電源/GND）および配置位置を提供する必要があります。これにより、評価分析の時間と条件設定が容易になり、テスト治具の製作の基準にもなります。

HBMテストコンビネーション

MIL-STD 規範を選択する際、表1の最初の列の4つのテストの組み合わせはすべて選択可能であり、この規範の下では、各 Power Domain の Power/Ground を接続することができます。JEDEC 規範を選択する際には、Table 2A または 2B を選択します。同じ Power Domain の Power/Ground は互いに接続できますが、異なる Power Domain の Power/Ground は接続されません。この基礎の下、すべての IO ピンは異なる Power Domain に対して ESD を行います。これが Table 2B であり、IO ピンが自身の所属する Power/Ground に対してのみ ESD を行うのが Table 2A です。最も厳密なテスト条件を使用する必要がある場合、どのテストの組み合わせを使用すべきかわからない場合、または車両規格の検証が必要な場合は、Table 2B を使用することをお勧めします。車両規格 AEC-Q100 の認証については、パッケージのピン数が6個以下の場合、任意の2本のピン間の組み合わせを検証する必要があります。

表1 第一列はIOとPower/Ground間のテスト組み合わせ、第二列と第三列は採用する規格です。

LU特別テスト要件

LUのテストの目的は、異常な信号干渉が大電流を引き起こす現象を観察するためです。そのため、設定されたテスト条件と環境下で実際に発生する状況を考慮した後、一部の顧客は以下のようにLUテストを実施するための特定の条件を選定します。

高温テスト

高温下漏電が増加するため、寄生シリコン制御整流器（Silicon Controlled Rectifier, SCR）が起動しLU効果を引き起こす可能性があるため、常温または高温（製品仕様の最大動作温度またはTj温度に応じて）という2つのテスト環境を選択できます。AEC規範では高温テストが義務付けられています。

静止電流

高効率計算（High Performance Computing、HPC）ICは、より高い静止電流を持っており、このようなICの市場占有率が徐々に高まるにつれて、LUテスト機は高電流の要求を満たすことができなくなり、別途高電流LU治具と外部高出力測定器を特注する必要があります。

Pattern

一般 IC LU テストは静的テストであり、入力の電圧と電流は定値ですが、実際の IC 操作は動的であり、入力出力ピンには高低電圧の周期的な変動があります。したがって、LU テストにおける入力パターンは、IC の動的入力下での LU の実際の動作をシミュレートするためのものです。

テストの合格/不合格の判断基準

HBMとCDMは、規範に基づいて完全なテスト項目をテストする必要があり、引数テスト（Parametric Testing）と機能テスト（Functional Testing）を含む。これにより、ESDによる損傷が原因の故障現象を捉えることができる。引数テストに関しては、自動テスト機台（ATE）でOpen/Short（OS）、漏れ電流、Power端の静的電流を測定するが、ESDテスト機台を使用してESDテスト前後の違いをリアルタイムで比較する場合、2つの方法で測定できる。1つ目は、電流が1uAのときの電圧であり、前後の差が30%未満であればESDテストを通過したと見なされる（図2参照）。2つ目は包絡線（Curve Compare Envelope）であり、ESDテスト前のIV曲線を基準とし、テストの最大電圧と電流の正負10%を調整値として使用し、この正負値をテスト前のIV曲線に加えることで範囲を得る。テスト後のIVがこの範囲内にあれば、ESD検証を通過したと見なされる（図3参照）。

LUのPass判定基準は、測定前の電流がINOMであれば、1.4xINOMとINOM+10mAの最大値を取る。この値より小さい場合は検証を通過したと見なされる。

ESD検証失敗の解析と解決策

ESDの故障原理と経験に基づくと、静電放電によって発生する過電流または過電圧がデバイスの耐性を超えると、デバイスが焼損する現象が発生します。デバイスの焼損の形態は放電経路によって決まります。例えば、接合漏れ、ゲート酸化膜の破壊、ドレインとソース間のブレークダウン、または異なる二つのデバイス間のブレークダウンなどです。デバイスの焼損が深刻な場合、金属層に向かって延びることがあります。焼損であるため、基本的にPhoton Emission Microscopy（PEM、俗称EMMI）を使用して焼損位置を特定するのが適しています。また、OBIRCHはその抵抗値変化の検出能力により、焼損位置をさらに確認する必要がある場合にも考慮すべき位置特定ツールです。

静電放電による焼損の位置は、発生した回路によって一般的に二つのカテゴリに分けられます。ESD回路（IO Cell）と内部回路です。図4に示すように、IO Cellの焼損は、ESD回路が導流の役割を果たし、静電気が内部回路を傷つけるのを防いでいると理解できますが、過電流がESD回路の耐性値を超えたために焼損現象が発生します。この種の焼損は、対応する引数テストで異常なPin脚があるため、焼損位置を探すことは比較的簡単です。

全チップ保護の理論に従い、静電放電が期待される導通のIOセルを通らず、他の最も速くて脆弱な経路に沿って進むと、内部回路が損傷する可能性があります。この場合、焼損した部品を特定するための位置特定ツールが必要であり、放電経路を理解してさらなる設計対策を行う必要があります。

上記の要約を確認すると、焼損した部品や回路を確認するためには、以下のいくつかの選択肢があります。

1. もし損傷した回路がIOセルにあることがわかっている場合、迅速に確認するために、全階層除去（Total Delayer）を実行した後、光学顕微鏡（OM）または走査型電子顕微鏡（SEM）で観察することができます。図5に示すように。
2. ホットスポット位置特定ツールである EMMI または OBIRCH を使用して、ホットスポット位置にある部品を特定します。状況によっては、IC設計開発エンジニアはホットスポットに対応する部品に基づいてESD故障モデルを推測し、設計改善を行うことができます。図6に示すとおりです。
3. 前述の通り、正確な失敗メカニズムを検証するために、金属層を段階的に除去して最下層のコンタクト/ポリ/AAを露出させ、焼損現象を観察することができます。場合によっては、ゲート酸化膜のピンホールを確認するために特別なサンプル準備方法が必要です。特にCDM失敗の実験については、図7に示されています。

以上のESD失敗分析プロセスにおいて重要な目的は放電経路を確認することであり、この要求の下で、損傷の痕跡を見つけるために平面観察（Plan View）の方法を推奨します。これにより静電放電の失敗モデルを構築し、疏浚または節流の対策を提案することができます。疏浚の場合は、他の導通経路を設計すること、例えば、電流密度（Current Density）を減少させるためにより多くのコンタクトを設けることが考えられます。節流の場合は、過剰な電流による焼損を避けるために限流抵抗を設計することができます。

LU検証失敗の解析と解決策

LUの発生は外部の干渉信号が寄生SCR素子をトリガーしたためであり、過大な電流が機能的な問題を引き起こします。したがって、LU解析の第一歩は寄生SCR素子がどこにあるかを確認することです。LUが発生した場合、過大な電流はチップを深刻に焼損させる可能性があります。焼損の位置は電気的位置特定ツールを使用して容易に特定できますが、注意すべきは焼損の位置が大電流の通過した経路であり、必ずしも寄生SCR素子がある場所ではないため、焼損現象に遭遇した場合、真の原因を見つけるのが難しいことです。

SCRが作動する際、EMMIはデバイスが発する光を検出することができます。したがって、LU現象によって発生した大電流がチップに損傷を与えなかった場合、LUをトリガーする条件を設定してEMMIの位置決めを実行することで、寄生SCRデバイスの位置を特定できます。さらに、その対応するレイアウトの位置でp-n-p-n構造を確認し、この構造を寄生SCR構造図として描きます。その後、LUが発生する原理から、何がLU現象を引き起こしたのかを理解します。それは、どこかのシート抵抗(Sheet Resistance)が高すぎるのか、またはどこかのノードにフローティング(Floating)の状況があるのかなどです。失敗モデルを推測した後、LUの問題は解決されるでしょう。その理論は図8を参照してください。

図8 CMOS構造上でp-n-p-nの連続性構造を見つけ、SCR回路に対応させる必要があります。

製品の開発段階において、ESDとLUのテストと分析は不可欠な要素であり、本記事の検証プロセスに従うことで、認証に関する問題を迅速に解決できます。特別な状況がある場合は、MA-tekの専門チームに連絡して、より深い解析を行うことをお勧めします。