先進トランジスタ技術と発展のトレンド
先進トランジスタ技術と発展のトレンド
劉致為 特聘/講座教授
台湾大学 電子工学研究所
-
従来の半導体のサイズが微細化するにつれて、トランジスタのゲート長も徐々に短くなっています。半導体チップの製造技術を評価するために、従来はトランジスタのゲート線幅を指標として使用していました。なぜなら、ゲート線幅が小さいほどトランジスタも小さくなり、同じサイズのチップにより多くのトランジスタを収容できることを意味し、機能が増え、性能が向上するからです。しかし、実際にはゲート長と技術ノードの数値は等しくなく、22nm技術ノード以降、ゲート長は技術ノードの数値よりも大きくなります（図1）。トランジスタのサイズがさらに縮小するにつれて、従来の微細化方法は物理的な限界に近づいています。単純にムーアの法則に従ったサイズの微細化では、期待される性能の成長を提供することができなくなっています。22nm技術ノード（Intel）と16nm技術ノード（TSMC）が始まって以来、胡正明院士のチームが提案したフィン型トランジスタ（FinFET）が業界で採用され始め、三次元トランジスタが現在の先進半導体の主流構造となっています。現在のプロセステクノロジーノードの名称は、概念的には前の世代のプロセスサイズに0.7を掛けたもので、トランジスタが占める面積が半分になることを示しています。したがって、同じサイズのチップ上でトランジスタ密度が2倍に増加します。しかし、時代の進化とともに、単純にゲート線幅を使用することではチップの性能を真に評価することができなくなり、各社のプロセス名ももはやゲート線幅に基づいて名付けられていません。したがって、現在のニュースで頻繁に見られるプロセスサイズ、例えば5nmや3nmは、技術ノードの進歩とトランジスタ密度の向上を示す指標であり、実際のゲート線幅を示すものではありません。トランジスタのサイズはCPP（Contact Poly Pitch）で表され、CPPはゲート長、2スペーサー（2LSP）、およびS/D長さの合計です（図2）。
図1：トランジスタ技術ノード（Technology Node）とゲート長（Gate Length）の関係図。
図2：トランジスタCPP（コンタクトポリピッチ）図解[1]。
トランジスタの駆動電流を増加させてチップの計算性能を向上させることに加えて、チップの消費電力を低下させることも非常に重要な方向性です。チップの消費電力を低下させることは、モバイルスマートデバイスの使用時間を延ばし、デバイスのバッテリー持続時間を向上させるのに役立ちます。その中で、チップの動作電圧（VDD）の微縮は、トランジスタの動作によってもたらされる消費電力を効果的に低下させる方法です。トランジスタが動作する際に発生する動的電力（dynamic power, CVDD2f）は、動作電圧の微縮に伴って消費が低下します。また、トランジスタが非動作状態にあるときに発生する電流は漏れ電流（IOFF）と呼ばれ、漏れ電流によって引き起こされる静的電力（static power, VDDIOFF）も動作電圧の減少に伴って消費が低下します。したがって、技術ノードの発展に伴い、チップの動作電圧も微縮に合わせて低下させる必要があります（図3）。しかし、従来の微縮方式の後、動作電圧の微縮はすでに緩やかになり、0.75Vに停滞しています。したがって、新技術の採用によって動作電圧の微縮を継続的に推進することが最も重要です。電流の公式から見ると、固定されたIONの下で、もし大きくなると、高キャリア移動度チャネル（high mobility channels）、高誘電率ゲート絶縁体（high-κ gate dielectric）、高層積層チャネル（highly stacked channels, n）によって達成され、もし小さくなると、VDDが効果的に微縮され、トランジスタの消費電力が小さくなります（CVDD2f、Cは容量、fは周波数）。さらに、固定されたIONの下で、もし電流スイッチ比（ION/IOFF ratio）が大きくなると、超薄チャネル（ultrathin body）によって達成され、IOFFが小さくなり、静的電力（VDDIOFF）が小さくなります。
図3：動作電圧(VDD)、ゲート長(Lg)と技術ノード(Technology Node)の関係図。
2ナノメートル技術ノードから、トランジスタの構造はフィン型トランジスタからゲートが周囲を囲むスタックナノシート（GAAスタックナノシート）に変わりました。ゲートが周囲を囲むトランジスタはフィン型トランジスタよりも優れたゲート制御能力を持ち、チャネルの制御能力を効果的に増加させ、短チャネル効果の抑制を維持します。IMECのデバイスブループリント（図4）によると、ゲートが周囲を囲むトランジスタは4つの技術ノード（N2、A14、A10、A7）で引き続き使用され、A5技術ノードからは補完型スタックトランジスタ（CFET）が採用され、トランジスタの垂直スタッキングを通じてサイズの微縮の主要な目的を達成し、ムーアの法則を推進し続けます。A2技術ノードでは原子レベルのチャネル（atomic channel）が補完型スタックトランジスタに統合されます。スタックナノシートを継続的に使用できるようにするために、新技術の統合に焦点を当てた進化版スタックナノシート（nanosheet extensions）の研究が行われており、高キャリア移動度のチャネル、高層スタックチャネル、高誘電率ゲート絶縁体が含まれます。TSMCは2019 IEDMで高移動度チャネルのフィン型トランジスタを5ナノメートル技術ノードで展示しました。そのチャネル材料はシリコンゲルマニウム（SiGe）で、シリコンチャネルデバイスと比較して、同じリーク電流でより高いトランジスタ駆動電流を提供します。スタックチャネルに関しては、Intelの20A技術ノードは4層スタックチャネルのナノリボン（チャネル形状はナノシートに似ています）を採用しています。TSMCは2021 ISSCCで3層スタックチャネルのナノシートを2ナノメートル技術ノードのトランジスタ構造として展示しました。CEA-Letiは2020 VLSIで7層スタックシリコンチャネルナノシートを展示しました。本研究チームは2021 VLSIで8層スタックGe0.75Si0.25ナノシートと7層スタックGe0.95Si0.05ナノワイヤーを展示し、2021 VLSI Highlight Paperに選ばれ、国際的なトップジャーナルNature Electronics Research Highlightに報告されました。
図4：IMECのトランジスタ構造の設計図[2]。
同じフットプリントでより大きなトランジスタ駆動電流を提供するために、本研究チームはチャンネルのスタック数を増やし続け、最適化された多層GeSi/Geエピレイヤーと適切なエッチング選択比の等方性湿式エッチングプロセスを通じて、16層スタックのGe0.95Si0.05ナノワイヤーを成功裏に製造しました（図5左）。このトランジスタは記録的な駆動電流を持ち（VOV=VDS=0.5Vで9400μA/μm per footprintに達する）。トランジスタの性能をさらに向上させるために、2段階の湿式エッチングプロセスを利用して、寄生チャネルのない12層スタックのGe0.95Si0.05ナノワイヤーを成功裏に製造しました（図5右）。このトランジスタは、サブスレッショルドスイング（SS）とリーク電流を有効に低下させ、その研究成果は国際ジャーナルNature/Communications Engineeringに発表されました[10]。現在、国立台湾大学は業界以外で、長期的に多層スタックチャネルトランジスタを研究開発できる大学であり、学界と業界をつなぐ重要な橋渡しとなっています。
図5：本研究チームが発表した（左）16層スタックのGe0.95Si0.05ナノワイヤ。（右）寄生チャネルのない12層スタックのGe0.95Si0.05ナノワイヤ[10]。
トランジスタの駆動電流を向上させるためには、チャンネルのスタック層数を増やすことに加えて、ゲートスタック内の誘電層の誘電率を高めることも効果的であり、同時にチャンネルのスタック数を減らすことでプロセスの難易度を下げることができます。プラズマ支援原子層堆積（PEALD）HfxZryO2誘電層を採用し、HfとZrの濃度を最適化することで高誘電率を達成しました。本研究チームは、Hf0.2Zr0.8O2高誘電率（κ=47）誘電層を8層スタックのGe0.95Si0.05ナノワイヤ（図6左）およびナノシート（図6右）に統合することに成功し、その研究成果は2023 VLSIに発表されました[11]。ナノワイヤとナノシートは、VOV=VDS=0.5Vのとき、それぞれ9200μA/μm per footprintおよび360μA per stackの駆動電流を持ち（その中でナノシートは記録的な駆動電流を持っています）。さらに、シミュレーションにより、[Zr]=80%のときにHZOが誘電率のピークを持つことを確認し、高誘電率ゲートスタックと高層数スタックチャンネルの組み合わせがゲート遅延を効果的に低下させることをシミュレーションで検証しました。
図6：本研究チームが発表したHf0.2Zr0.8O2高誘電率誘電体層の統合（左）8層スタックGe0.95Si0.05ナノワイヤ。（右）8層スタックGe0.95Si0.05ナノシート[11]。©2023 JSAP
ゲルシリコン(GeSi)、ゲル(Ge)、ゲルスズ(GeSn)などのゲルベースの材料は、シリコンよりも優れたキャリア移動度を持ち、トランジスタの駆動電流を増加させることができ、現在の業界のシリコン半導体プロセス技術との良好な互換性を持ち、次世代のチャネル材料になる可能性があります。他の非シリコンベースの新しい材料、例えば酸化物半導体(Oxide Semiconductor)や二次元材料(2D material)をトランジスタのチャネルとして使用する研究は、近年広く行われており、その中でも二次元材料は単層原子の特性から、微細化の可能性に多くの期待が寄せられています。Nature、IEDM、VLSIなどで関連する論文が探討されています。しかし、二次元材料は大面積の高品質なウェハ成長技術の課題や、高接触抵抗、低電流などの多くの問題に直面しています。二次元材料はデバイスプロセスにおいて業界の成熟したシリコンベースの材料と互換性が難しく、デバイス性能の面でも四族材料のトランジスタに比べて差があります。n型トランジスタに関しては、ほとんどの酸化物半導体と二次元材料のトランジスタは負の閾値電圧(VT)およびかなり大きなオーバードライブ電圧(VOV)(図7上)を示し、先進ICには適用できません。さらに、p型トランジスタに関しても、ほとんどの酸化物半導体と二次元材料のトランジスタは依然としてかなり大きなVOVを示し、同様に先進ICには適用が難しいです。酸化物半導体や二次元材料と比較して、高キャリア移動度の四族材料は低VOVの条件下でもより高い駆動電流を持つことができます。
図7：四族材料、酸化物半導体および二次元材料の（上）n型トランジスタ[12] © IEEEと（下）p型トランジスタの電流とVOVの比較図。
IMECのデバイスブループリント（図4）[2]に基づいて、A5技術ノード（2032年）で補完的スタックトランジスタ（CFET）が導入される。補完的スタックトランジスタは、水平に配置されたトランジスタに比べてインバータユニットの占有面積を削減でき、最大でインバータユニットの面積を半分に縮小することができる（図8）[4]。これにより、単位面積内のトランジスタ数が増加し、計算性能が向上し、技術ノードの進展が続き、研究上の重要なテーマとなる。業界も補完的スタックトランジスタの開発に積極的で、スタックナノシートの次のトランジスタアーキテクチャの準備を進めている。2023 IEDMでは、Intel（図9上左）[13]、Samsung（図9上右）[14]、およびTSMC（図9下）[15]が補完的スタックトランジスタに関する研究開発成果を発表した。
図8：補完型スタックトランジスタの概念図で、インバータユニットの占有面積をさらに減少させる（最大で元の面積の半分まで減少可能）[4]。
図9：
(上左)インテルが発表した補完的スタックトランジスタ[13]。© IEEE
(上右) Samsungが発表した補完的スタッキングトランジスタ[14]。© IEEE
(下)TSMCが発表した補完型スタッキングトランジスタ[15]。© IEEE
本研究チームは、0.5nm (5Å)世代に使用される補完的スタック型トランジスタ構造を成功裏に開発し、n型およびp型ナノシートトランジスタを垂直方向にスタックし（図10）、インバータ構造を形成してインバータ特性を成功裏に測定しました。また、3Dモノリシックスタッキングの方法を用いて、エピタキシャル成長による下層トランジスタのチャネル層、中間の犠牲層、上層トランジスタのチャネル層を成長させる過程で、ウェーハボンディング技術を必要とせず、プロセスの複雑さを簡素化し、ウェーハコストを削減することができます。その中で、高い移動度を持つゲルマニウムシリコンチャネルをn型およびp型ナノシートの補完的スタック型トランジスタに使用して性能を向上させています。トランジスタスタックの構造において、トランジスタ間の良好な絶縁（アイソレーション）が確保されることで、各トランジスタが独立して動作し、相互に影響を与えないことが保証されます。本研究チームは、多層P/N接合をトランジスタ間の電気的絶縁として採用し、複雑なソース/ドレイン再成長（S/D再成長）プロセスを必要とせず、絶縁層の堆積を置き換えることで、デバイス製造プロセスを効果的に簡素化することができます。関連成果は2022 IEDM国際会議で発表されました[16]。
図10：本研究チームが発表したゲルマニウムシリコンチャネル補完型スタックトランジスタは、p型ナノシートトランジスタをn型ナノシートトランジスタの上に垂直にスタックして反相器ユニットを構成しています[16]。© IEEE
本研究チームは、単結晶チップの補完型スタックトランジスタ構造の開発経験に基づき、プロセスをさらに最適化し、世界初の単結晶チップスタック統合異種ゲルマニウムスズとゲルマニウムシリコンナノシートの補完型スタックトランジスタを達成しました（図11）。エピタキシャル成長を通じて、下層のゲルマニウムシリコンナノシートトランジスタのチャネル層、中間の犠牲層、上層のゲルマニウムスズナノシートトランジスタのチャネル層を成長させる過程で、ウェハ接合を必要とせずに異種ゲルマニウムスズとゲルマニウムシリコンチャネルの統合を達成しました。また、ゲルマニウムスズとゲルマニウムシリコンチャネル間のバンドアライメントを利用して、単一の金属仕事関数ゲートスタックを使用することでVTマッチングの反転器を完成させました（図12）。高深さ幅比の二重金属仕事関数ゲートスタックの複雑なプロセスを必要としません。異種ゲルマニウムスズとゲルマニウムシリコンチャネルの補完型スタックトランジスタは、VTが不一致のゲルマニウムシリコンチャネルの補完型スタックトランジスタに比べて、より優れた反転器特性を持つことができます。さらに、高誘電率のHf0.2Zr0.8O2ゲート絶縁層を統合することで、補完型スタックトランジスタの性能を効果的に向上させることができます。関連成果は2023 IEDM国際会議で発表されました[17]。
図11：本研究チームが発表した異種ゲルマニウムスズとゲルマニウムシリコンチャネルの補完型スタックトランジスタは、p型ゲルマニウムスズナノシートをn型ゲルマニウムシリコンナノシートの上に垂直に積み重ねてインバータユニットを構成することに成功した[17]。© IEEE
図12：異種ゲルマニウムスズとゲルマニウムシリコンチャネル間のエネルギーバンドオフセットを利用してVTマッチングを実現したインバータ[17]。© IEEE
現有の研究開発状況に基づくと、二次元材料がシリコンベースを置き換え、主流技術となるには、まだまだ多くの努力が必要です。
Reference:
[1] Jin Cai, “次の10年間のCMOSデバイステクノロジー,” IEEE VLSI技術および回路シンポジウム (VLSI), SC1-1, 2021.
[2] 「20年半導体ロードマップ」 [オンライン] https://www.imec-int.com/en/articles/20-year-roadmap-tearing-down-walls
[3] G. Yeap et al., “5nm CMOS生産技術プラットフォーム、完全なEUVを特徴とし、モバイルSoCおよび高性能コンピューティングアプリケーション向けの最も高密度な0.021μm2 SRAMセルを持つ高移動度チャネルFinFET” IEEE国際電子デバイス会議（IEDM）、pp. 879-882、2019年。
[4] Y. -J. Mii, 「半導体イノベーション：デバイスからシステムへ」, 2022 IEEE VLSI技術・回路シンポジウム, 2022, pp. 276-281.
[5] "Intel Accelerated" [オンライン] https://download.intel.com/newsroom/2021/client-computing/Intel-Accelerated-2021-presentation.pdf
[6] マーク・リウ、「イノベーションの未来を解き放つ」、2021 IEEE国際ソリッドステート回路会議（ISSCC）、プラネタリーセッション1.1、2021年。
[7] S. Barraud et al., “7-Levels-Stacked Nanosheet GAA Transistors for High Performance Computing,” IEEE Symposia on VLSI Technology and Circuits (VLSI), TC1.2, 2020.
[8] Y.-C. Liu et al., "初の高積層Ge0.95Si0.05 nGAAFETが記録的なION = 110 μA (4100 μA/μm)を達成し、VOV=VDS=0.5Vで高いGm,max = 340 μS (13000 μS/μm)を実現したウェットエッチングによる," IEEE Symposia on VLSI Technology and Circuits (VLSI), T15-2, 2021.
[9] S. Thomas, “ゲルマニウムナノワイヤートランジスタのスタック,” Nature Electronics, Vol. 4, 2021年7月, 452.
[10] Y.-R. Chen et al., 「高積層GeSiナノワイヤーフィールド効果トランジスタの製造と性能」, コミュニケーションエンジニアリング, 2, 77, 2023.
[11] Y.-C. Liu et al., “極めて高い Hf0.2Zr0.8O2 ゲートスタックを Ge0.95Si0.05 ナノワイヤおよびナノシート nFET に統合し、それぞれのフットプリントあたりの記録 ION が 9200μA/μm、スタックあたりの記録 ION が VOV=VDS=0.5V において 360μA に達した,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T16-4, 2023.
[12] W.-J. Chen et al., “非常に高いκ Hf0.2Zr0.8O2ゲートスタックを八つの積層Ge0.95Si0.05ナノワイヤーおよびナノシートnFETに統合してIONを向上させる,” IEEE Transactions on Electron Devices, 70, 12, 2023.
[13] M. Radosavljević et al., “60nmゲートピッチでのパワービアと直接バックサイドデバイス接触を持つスタックCMOSインバータのデモンストレーション,” IEEE国際電子デバイス会議（IEDM）、29-2、2023年。
[14] J. Park et al., “トップ/ボトムソース-ドレイン絶縁および積層n/pメタルゲートを備えた3次元積層FETの初めてのデモンストレーション,” IEEE国際電子デバイス会議 (IEDM), 29-4, 2023.
[15] S. Liao et al., “48nmゲートピッチにおける将来のロジック技術スケーリングのための補完型フィールド効果トランジスタ（CFET）のデモンストレーション,” IEEE国際電子デバイス会議（IEDM）, 29-6, 2023.
[16] C.-T. Tu et al., 「CVDエピタキシーを用いた複数のP/N接合絶縁によるモノリシック3D自己整合GeSiチャネルおよび共通ゲート補完FETの初めての実証」, IEEE国際電子デバイス会議 (IEDM), pp.479-482, 2022.
[17] C.-T. Tu et al., 「個別チャネルのバンドアライメントによるVTの一致を持つ単一整合型異種ナノシートチャネル補完FETの初めての実証」IEEE国際電子デバイス会議（IEDM）、29-5、2023年。
