IC Design
IC 設計
積體電路（Integrated Circuit, IC）是將大量電子元件（如電晶體、電阻、電容等）透過微縮與佈局技術整合在一片矽基板上，使晶片能在極小面積中完成高速運算、資料處理或控制功能。
IC 設計是根據產品功能、性能需求、功耗目標與製程規格，建立電路架構、邏輯行為與物理佈局，並最終輸出可用於晶圓製造的設計檔案（例如 GDS）的過程。隨著半導體製程推進至 7nm、5nm、3nm 及更先進節點，以及 異質整合、Chiplet、2.5D/3D IC、先進封裝 技術的快速成熟，IC 設計的範圍已不再局限於電路邏輯本身，而必須同時考量：
1.材料與結構的製程可行性
2.金屬層、介電層堆疊與佈線密度
3.訊號完整性（SI）、電源完整性（PI）與熱設計（Thermal）
4.封裝與系統整合對性能與壽命的影響
5.長期可靠度與使用環境下的效能衰退
因此，IC 設計需要在 效能、功耗、尺寸、成本、可靠度 之間取得平衡，並確保晶片在進入製造與封裝後仍能維持預期的電性與運作行為。
Application Examples
應用實例
適用服務項目
| 服務類別 | 分析/測試 | 可確認/可定位內容 | 閎康提供技術 |
|---|---|---|---|
| 材料與結構分析（MA） | 驗證晶片結構是否符合設計與製程要求 | 金屬層厚度、介電層形貌、佈線密度、via / contact 結構、界面品質 | TEM、STEM、FIB、SEM、EDS、EELS |
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失效分析 （FA） |
找出開路、短路或異常電性來源 | via void、crack、金屬遷移、電性漏電、界面分離、封裝造成之應力影響 | OBIRCH、TIVA、X-ray、SAM、Decap、Passive Probe |
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可靠度驗證 (RA) |
評估晶片在使用環境下的壽命與穩定性 | 金屬遷移、介電層崩潰、熱老化、機械疲勞、封裝熱應力影響 | HTOL、EM、TDDB、BTI、TC、HAST、HTS |
常見問題
Q1. 為什麼 Tape-out 之後良率會與預期不一致？
A . 設計模型、製程條件與材料特性之間，可能存在差異，導致金屬層、介電層或接點結構出現開路、短路或漏電現象。為了確定異常來源，需要針對 晶片內部結構與界面狀況 進行精確定位與分析。
Q2. 為什麼晶片封裝後，電性表現與設計階段不同？
A . 封裝後的 RDL、Bump、Underfill、焊接條件與熱分佈可能改變晶片內部應力、訊號延遲與電源完整性，使量測值與設計階段不同。因此需要比較 封裝前後 的結構差異，以確認是否因封裝材料或製程造成介面劣化或佈線結構受影響。
Q3. 晶片長期使用後性能衰退，如何確認原因？
A . 晶片性能衰退常與 金屬遷移、介電層老化、熱循環疲勞、界面應力累積 等相關。需透過 加速壽命測試 量化劣化進程，並比對前後結構以確立衰退機制。
Q4. 不同製程廠或製程版本切換時，如何避免性能差異？
A . 材料來源、加工參數與設備條件差異，可能造成電性不一致，特別是在先進製程或多地供應鏈協作時。需要透過 結構與電性一致性驗證 確保跨廠/跨批次可重現性。
Q5. 樣品量少時，仍能進行分析嗎？
A . 可以。多數關鍵分析技術支援 微區定點取樣，無需大量樣品即可完成結構與失效定位。
