跨越記憶體牆：調控 ALD 溫度與超晶格結構，開啟高效能 HZO 鐵電應用新紀元

趙天生 教授團隊

陽明交通大學 國際半導體產業學院

隨著生成式 AI 與邊緣運算（Edge AI）的興起，數據處理量呈爆炸式成長，傳統馮·紐曼架構（Von Neumann architecture）中處理器與記憶體之間的資料搬移，已成為能耗與速度的致命瓶頸，亦即所謂的「記憶體牆」。為了打破這道牆，尋找一種具備非揮發性、高速讀寫、低功耗且能與現有 CMOS 製程高度相容的記憶體技術，已成為全球半導體領先者的首要任務。

在此背景下，鉿鋯氧化物（HZO）基鐵電材料脫穎而出，相比於傳統的磁性隨機存取記憶體（MRAM）或相變化記憶體（PCM），鐵電記憶體憑藉著簡單的電容式結構與超低翻轉能耗，展現出強大的競爭力[1]，特別是當前業界正積極探索「運算中存儲」（In-Memory Computing, IMC）技術，鐵電元件不僅能作為儲存單元，更能模擬生物神經元的突觸行為，實現類神經網絡的硬體加速。

然而，HZO 在製程上仍面臨著結晶相位控制困難、漏電流過大等可靠性挑戰。在此，將介紹如何透過精確調控原子層沉積（ALD）溫度，結合創新的超晶格（Superlattice）結構設計，成功優化鐵電隨機存取記憶體（FeRAM）與鐵電場效電晶體（FeFET）的電性表現，並在單一單元內實現了 3-bit 的多階儲存操作，為下一代高效能運算架構奠定了堅實的材料與元件基礎[2]。

1. 製程溫度與HZO晶相轉化的關係

在HZO的研究領域中，「相位決定性能」已是學界共識，然而，要讓 HZO 展現出理想的鐵電特性，最困難的挑戰莫過於如何在結晶過程中，精準地誘導出非中心對稱的「正交相（o-phase）」，同時抑制非鐵電性的單斜相（m-phase）[3, 4]。我們發現ALD的溫度不僅是一個製程參數，更是調控薄膜微觀結構與缺陷分佈的靈魂鑰匙。

1.1 溫度與成核速率

傳統上，HZO 的 ALD 沉積溫度通常設定在 200°C 至 300°C 之間，我們發現將高溫沉積（HTD）定在 250°C，而低溫沉積（LTD）則大膽降至 150°C，這 100 度的溫差，實質上改變了前驅物在基板表面反應的物理動力學。

在高溫環境下（250°C），前驅物分子獲得較高的表面遷移率，這雖然有利於薄膜的快速結晶，但也導致了高成核速率，當成核點過於密集時，晶粒與晶粒之間會迅速碰撞並停止生長，最終形成尺寸較小、分佈雜亂的晶粒結構，雖然小晶粒在初始狀態下能貢獻不錯的極化強度，但隨之而來的是密集的晶界（Grain Boundary）。在微觀視角下，晶界往往是缺陷電荷的匯集處，也是漏電流（Leakage Current）的快速通道，這解釋了為什麼傳統高溫製程的元件，雖然極化值優秀，但可靠性與漏電表現往往差強人意。

圖 1｜Magnified TEM cross-sectional images of the (a) HTD and (b) LTD SL-HZO gate stacking FeFET.

1.2 低溫沉積的大晶粒

反觀 150°C 的低溫沉積，這是一個以慢取勝的過程，由於熱能較低，前驅物在表面的成核受阻，使得少數已形成的核點能有餘裕吸收周邊原子，成長為「大晶粒（Large Grain）」，透過TEM的影像觀察（如圖 1），我們可以明顯看到 LTD 薄膜的晶粒尺寸遠大於 HTD。

 

大晶粒結構最直觀的好處就是顯著減少了晶界總面積。從物理機制來看，這大幅降低了氧空缺（Oxygen Vacancy）沿晶界擴散的路徑。此外，低溫環境下，薄膜內部的熱應力（Thermal Strain）分佈較為均勻，這對於維持亞穩態的正交相至關重要。我們發現，LTD 雖然在未退火前的初始結晶度較低，但其優異的結構完整性，為後續的後金屬退火（PMA）提供了更好的物理基底。

圖 2｜XPS O1s spectra of (a) HTD, (b) LHTD, (c) HLTD, and (d) LTD SL-HZO FeCAPs after PMA at 600 °C

1.3 氧空缺工程

除了晶粒尺寸，溫度對氧空缺的調控更是關鍵。根據 XPS 分析，高溫沉積往往伴隨著較多的氧空缺形成，如圖 2 。在鐵電操作中，氧空缺雖能幫助「喚醒效應（Wake-up effect）」，讓極化值在初期快速爬升，但長期來看，氧空缺的聚集與遷移會導致電域（Domain）釘扎，甚至造成介電層崩潰。

低溫製程透過物理降溫，有效地抑制了氧空缺的濃度。這種缺陷工程的優化，讓元件在長期循環測試中表現出極高的韌性。這也揭示了一個重要的工程概念，即 HZO 的鐵電性並非純粹追求極化量的極大化，而是在極化、漏電與缺陷之間尋找一個微觀上的動態平衡[5]。

1.4 高溫與低溫沉積的雙層結構

當我們將溫度變數引入雙層（Bilayer）結構時，情況變得更加有趣。雙層結構的界面應力（Interfacial Strain）與沉積溫度產生的應力發生耦合作用，在混合溫度的 HLTD 結構中，底部的低溫層扮演了「低缺陷緩衝層」的角色，而頂部的高溫層則提供了強大的「結晶驅動力」，這種微觀層級的能量梯度，成功引導 HZO 薄膜向著高純度正交相轉化，這也是本研究能在效能與可靠性取得突破的關鍵。透過對製程溫度的玄機進行解密，我們不再是被動地接受材料的特性，而是能主動地透過製程參數，從微觀尺度去「設計」出我們想要的晶相分佈。

2. 超晶格（Superlattice）與結構創新的導入

在克服了沉積溫度的物理限制後，本研究進一步導入了「超晶格（Superlattice, SL）」結構，作為調控晶相轉化的核心創新手段[6]，傳統的 HZO 薄膜多採用固溶體（Solid Solution）形式，但在微縮製程中，單一薄膜往往難以抵禦結晶過程中向非鐵電單斜相（m-phase）轉移的趨勢。超晶格結構的引入，本質上是一場界面工程的創新。

透過原子層沉積（ALD）精確交替堆疊 HfO₂ 與 ZrO₂ 子循環，我們在每一層薄膜的相鄰界面處人為地創造了局域應力（Interfacial Strain），這種界面應力能有效將晶體結構鎖定在亞穩態的正交相（o-phase），防止其在後續坍塌。實驗數據顯示，超晶格 HZO 在相同的熱預算下，展現出比傳統結構更強大的抗疲勞能力與更高的極化一致性。

更具突破性的是，我們結合了上述的溫度調控技術，提出了混合溫度堆疊（HLTD）模型，我們不再侷限於單一溫度的生長環境，而是利用低溫層（150°C）作為高品質、低缺陷的基底（Seed layer），再輔以高溫層（250°C）提供結晶動能。這種結構創新的導入，成功在 10 奈米的極小尺度內，實現了結構穩定性與電性效能的完美協同，為後續開發多階儲存技術奠定了堅實的物理基礎。

3. FeFET 與 FeRAM 的性能分析

在材料基礎與結構創新成形後，研究的下一步便是將這些優化的超晶格 HZO 薄膜，分別導入鐵電場效電晶體（FeFET）與鐵電隨機存取記憶體（FeRAM）兩大核心元件中[7, 8]，這部分的實測數據，不僅驗證了調控沉積溫度（ALD Temperature）的物理直覺，更揭示了在不同元件架構下，材料特性的差異化表現。

3.1 FeFET：大記憶視窗與閘極控制的改善

FeFET 運作的核心在於利用鐵電層的極化方向來調控電晶體的閾值電壓（Vth）。在實驗中，我們觀察到低溫沉積（LTD, 150°C）對 FeFET 的性能提升具有決定性的影響。

首先，最令人振奮的數據莫過於記憶視窗（Memory Window, MW）的顯著擴張，在 650°C 的後金屬退火（PMA）條件下，LTD 結構的元件展現出高達 2.04 V 的 MW，相較於高溫沉積（HTD）元件的 1.02 V，其效能提升了整整一倍，如圖三。從元件物理的角度分析，這歸功於低溫製程誘導出的大晶粒結構，有效減少了界面處的電荷捕捉（Charge Trapping）現象，當極化切換時，大晶粒能提供更穩定的偶極響應，使邏輯「0」與「1」之間的跨度更加清晰，這對於提升感測放大器（Sense Amplifier）的讀取餘裕（Read Margin）具有極大的實務價值。

其次，如圖四中的可靠性測試顯示，LTD 元件在經過 10⁶ 次以上的切換後，幾乎沒有出現常見的「喚醒效應（Wake-up effect）」，傳統 HTD 元件往往需要前期的循環操作來激發極化，但 LTD 元件從初始狀態就展現出飽和的開關特性，這對於降低記憶體的啟動延遲與電路設計的複雜度至關重要。

3.2 FeRAM：極化強度與漏電流的權衡

在金屬-鐵電-金屬（MFM）結構的 FeRAM 電容中，測試重點則轉向了剩餘極化量（2P_r）與漏電流（Leakage Current）的平衡。這裡，我們提出的 HLTD（下低上高）堆疊結構展現了一加一大於二的效果。

在極化特性方面，HLTD 結構在 600°C 退火下獲得了約 40 µC/cm² 的高極化值，這與全高溫沉積的 HTD 樣品不分軒輊。然而，關鍵的分水嶺在於漏電流的控制，HTD 樣品由於晶界密集，當電場循環次數上升時，漏電流會呈指數級飆升（如圖 5 ），這不僅增加功耗，更會導致電容過熱失效，反觀 HLTD 元件，由於底部低溫層成功抑制了氧空位的擴散並阻斷了部分晶界路徑，其漏電流在相同電場下比 HTD 降低了近一個數量級。

更深入的可靠性量測顯示，HLTD 結構在時變介電質崩潰（TDDB）測試中表現極佳，透過數據外推至 10 年的操作壽命，HLTD 元件在極高溫環境下仍能維持極低的失效機率（Failure Rate）[9]，這證明了透過垂直方向的溫度梯度設計，我們可以在不犧牲極化強度的前提下，大幅強化介電層的絕緣強度。

3.3 頻率與溫度的綜合效應

研究中還發現一個有趣的現象：隨著切換脈衝頻率的提升，LTD 結構展現出更強的耐受性。這反映出大晶粒內部的疇壁（Domain Wall）運動在高速切換下更具效率，減少了因疇壁釘扎（Pinning）產生的熱能損耗，此外在後續的熱穩定性分析中，無論是 FeFET 還是 FeRAM，超晶格 HZO 都顯示出對後段製程（BEOL）熱預算的高相容性，最高退火溫度甚至可達 700°C 而不產生相位退化。

總結來說，FeFET 的實驗證實了 LTD 是達成大記憶視窗的關鍵，而 FeRAM 的實測則確立了 HLTD 在「效能-壽命」平衡點上的領先地位，這些詳盡的數據對比，不僅完成了本篇論文中的核心論證，更為接下來要挑戰的「三位元多階儲存（3-bit MLC）」操作提供了最穩定的元件平台。

4. 多階儲存（MLC）的突破

在記憶體技術的演進史上，如何在有限的單元空間內儲存更多的資訊，一直是決定技術競爭力的關鍵，從傳統 NAND Flash 的單階儲存（SLC）到現今主流的三階儲存（TLC），其演進核心在於對電子分佈的精準控制，在鐵電記憶體領域，這意味著我們必須具備微調「極化狀態」的能力，本研究最令人驚艷的突破，莫過於利用優化後的 HLTD 超晶格結構，在單一元件中穩定實現了 3-bit （即 8 個狀態）的多階儲存操作[10, 11]。

4.1 疇壁運動與部分極化翻轉

多階儲存（MLC）的物理基礎在於鐵電材料的多疇結構 （Multi-domain structure）。鐵電薄膜並非單一整體的磁鐵，而是由無數微小的「電疇」組成，每個電疇都有自己的極化方向。在本研究中，我們利用 HLTD 結構中不同晶粒尺寸對外部電場的不同感應閾值，實現了「部分翻轉（Partial Switching）」，在高溫沉積層（HTD）中小晶粒分佈緊密，對電場反應靈敏；而低溫層（LTD）則提供穩定的結構基礎，當我們施加不同振幅的電場脈衝時，我們可以精確地控制有多少比例的電疇發生翻轉，這就像是一個精密的調光開關，我們不再只是切換全亮或全暗，而是能停留在中間任何一個亮度位準。

圖 6｜Extracted switching polarization under 4 different (a) negative and (b) positive write pulses.

4.2 使用電場策略定義 8 個位準

為了達成 3-bit 儲存，我們必須定義出 8 個彼此分離且互不干擾的極化狀態[12]，研究團隊設計了一套精密的脈衝電場序列，透過固定脈衝寬度（500 ns）並階梯式調整電場振幅：

 

• 寫入過程： 利用從 1.5 MV/cm 逐漸增加至 4.0 MV/cm 的正向脈衝，將極化量（ΔP）劃分出 4 個穩定的增量狀態。
• 擦除過程： 同樣利用負向脈衝的強度調控，定義出另外 4 個對應狀態。

 

實驗結果顯示，HLTD 結構展現了優異的線性度與對稱性，使得這 8 個狀態（State 000 到 State 111）在 P - E 特性曲線上呈現出極佳的等間距分佈，如圖 6。

圖 7｜Switching polarization as a function of cycling number for 8 distinct polarization states. All states exhibit excellent stability up to 108 PGM/ERS cycles, indicating feasibility of reliable multi-level operation in SL-HZO FeCAPs.

4.3 嚴苛的可靠性驗證：一億次循環的考驗

多階儲存最大的隱憂在於「狀態重疊（State Overlap）」，隨著讀寫次數增加，各個狀態的極化值若產生漂移，資料就會產生錯誤，針對此點，本研究進行了高達 108 次的連續循環測試（Cycle-to-cycle stability）。

 

令人振奮的是，HLTD 元件在經歷一億次切換後，8 個狀態的邊界依然清晰如初，如圖 7 ，這歸功於低溫沉積層帶來的低氧空位特性，極大地抑制了電荷在循環過程中的俘獲與釋放現象（Trapping/De-trapping），防止了電場分佈的扭曲。此外，元件間（Device-to-Device）的一致性也達到了工業級要求，其極化標準差控制在 0.8 µC/cm² 以下，這種極高的均勻性，確保了在大規模積體電路中，每個儲存單元都能精確地被讀寫而不發生位元錯誤（Bit Error）。

4.4 產業應用的深遠意義：類神經運算的電子突觸

3-bit 儲存的成功，不僅意味著儲存密度的三倍提升，更為運算中存儲（In-memory Computing）與 AI 類神經架構提供了理想的物理平台，在類神經網路中，突觸（Synapse）的權重調整需要多個連續的導電位準，而我們在 HLTD 結構中實現的多階極化狀態，恰好能精確模擬生物突觸的權重調整過程[13-16]。透過這項 MLC 突破，我們展示了 HZO 鐵電材料不再只是二進位的開關，它具備了類比式處理資訊的潛力，結合我們前幾章討論的低漏電與高可靠性優勢，HLTD 超晶格元件已具備與現有高效能運算架構整合的成熟度，為台灣半導體產業在 AI 專用記憶體開發上，提供了一個兼具學理深度與實務可行性的技術標準。

5. 產業展望與結論

本研究透過調控原子層沉積（ALD）溫度與導入超晶格結構，成功為 HZO 鐵電元件在高效能運算與大容量儲存領域開拓了新的製程路徑，實驗結果不僅證實了混合溫度堆疊（HLTD）結構在維持高極化強度與降低漏電流方面的卓越表現，更透過 3-bit 多階儲存（MLC）的實作，展示了鐵電記憶體在單位面積儲存密度上的巨大潛力。

5.1 從嵌入式記憶體到 AI 運算

隨著 2 奈米以下先進製程的推進，傳統非揮發性記憶體（NVM）的整合難度日益增加，本技術所採用的超晶格 HZO 製程，能輕易地與現有邏輯電路進行 3D 堆疊整合。對於車用電子所需的高可靠性，或是物聯網元件所需的低功耗待機需求，HLTD 結構展現出的長壽命與低漏電特性，提供了極具競爭力的商用解決方案。

此外在類神經運算（Neuromorphic Computing）領域，本研究達成的 8 個穩定極化狀態，能完美模擬生物突觸的權重變化，可直接作為類神經網路中的「電子突觸」單元，這將大幅優化邊緣運算晶片的能效比，縮短資料在運算單元與存儲單元間的搬運延遲。

5.2 台灣半導體研發的新基石

總結來說，從微觀的晶相轉化規律到元件級的多階操作驗證，本論文完整構築了一套提升鐵電記憶體效能的製程框架，在 AI 算力競賽白熱化的今天，這項技術不僅是學術上的創新，更是台灣在全球半導體記憶體版圖中，從「製程跟隨」轉向「架構引領」的重要基石，未來，隨著封裝技術與材料體系的進一步優化，基於超晶格 HZO 的記憶體技術，必將在高效能運算的舞台上扮演舉足輕重的角色。

References

[1] J. Müller, T. S. Böscke, U. Schröder, S. Mueller, D. Bräuhaus, U. Böttger, L. Frey and T. Mikolajick, "Ferroelectricity in Simple Binary ZrO₂ and HfO₂," Nano Lett., vol. 12, no. 8, pp. 4318-4323, Jul. 2012, doi: 10.1021/nl302049k.
[2] K.-W. Huang, K.-T. Lin, S.-C. Chang, Y.-Y. Wang, and T.-S. Chao, “Triple-Level Cell FeRAM With Wake-Up Free HfO2/ZrO2 Superlattice Using Bilayer ALD Temperature Stacks,” IEEE Electron Device Lett. (early access), doi: 10.1109/LED.2025.3640105.
[3] M. H. Park, Y. H. Lee, H. J. Kim, Y. J. Kim, T. Moon, K. D. Kim, S. D. Hyun, T. Mikolajick, U. Schroeder and C. S. Hwang, "Understanding the Formation of the Metastable Ferroelectric Phase in Hafnia–Zirconia Solid Solution Thin Films," Nanoscale, vol. 10, no. 2, pp. 716-725, 2018, doi: 10.1039/C7NR06342C.
[4] M. H. Park, Y. H. Lee, T. Mikolajick, U. Schroeder and C. S. Hwang, "Thermodynamic and Kinetic Origins of Ferroelectricity in Fluorite Structure Oxides," Adv. Electron. Mater., vol. 5, no. 3, pp. 1800522, Mar. 2019, doi: 10.1002/aelm.201800522.
[5] G. Kumar, A. Paul, A. Das, G. Larrieu, and S. De, “Insights into Oxygen Vacancy Effects on Ferroelectric Behavior of Hafnium Oxide: A Review,” Physica Status Solidi (A), vol. 222, no. 17, pp. 2500376, Aug. 2025, doi: 10.1002/pssa.202500376.
[6] J. C. Garcia and N. A. Deskins, "Detailing Ionosorption over TiO₂, ZrO₂, and HfO₂ from First Principles," J. Phys. Chem. C, vol. 116, no. 31, pp. 16573-16581, Jul. 2012, doi: 10.1021/jp3043285.
[7] K. Ali, F. Li, S. Y. H. Lua and C.-H. Heng, "Area Efficient Shared Diode Multi-Level Cell SOT-MRAM," IEEE Trans. Magnetics, vol. 54, no. 11, pp. 1-5, Nov. 2018, doi: 10.1109/TMAG.2018.2848114.
[8] C.-Y. Liao, Z.-F. Lou, C.-Y. Lin, A. Senapati, R. Karmakar, K.-Y. Hsiang, Z.-X. Li, W.-C. Ray, J.-Y. Lee, P.-H. Chen, F.-S. Chang, H.-H. Tseng, C.-C. Wang, J.-H. Tsai, Y.-T. Tang, S.-T. Chang, C.-W. Liu, S. Maikap and M.-H. Lee, "Superlattice HfO₂-ZrO₂ Based Ferro-Stack HfZrO₂ FeFETs: Homogeneous-Domain Merits Ultra-Low Error, Low-Programming Voltage 4 V and Robust Endurance 10⁹ Cycles for Multibit NVM," 2022 International Electron Devices Meeting (IEDM), San Francisco, CA, USA, Dec. 2022, pp. 36.6.1-36.6.4, doi: 10.1109/IEDM45625.2022.10019369.
[9] Y. Xu, Y. Yang, S. Zhao, T. Gong, P. Jiang, S. Lv, H. Yu, P. Yuan, Z. Dang, Y. Ding, Y. Wang, Y. Chen, Y. Wang, J. Bi, and Q. Luo, “Robust breakdown reliability and improved endurance in Hf0.5Zr0.5O2 ferroelectric using grain boundary interruption,” IEEE Trans. Electron Devices, vol. 69, no. 1, pp. 430–433, Jan. 2022, doi: 10.1109/TED.2021.3126283.
[10] H.-K. Peng, T.-C. Lai, Y.-C. Kao, C.-M. Liu, P.-J. Wu and Y.-H. Wu, "Improved Reliability for Back-End-of-Line Compatible Ferroelectric Capacitor With 3 Bits/Cell Storage Capability by Interface Engineering and Post Deposition Annealing," IEEE Electron Device Lett., vol. 43, no. 12, pp. 2180-2183, Dec. 2022, doi: 10.1109/LED2022.3218253.
[11] T. Ali, P. Polakowski, K. Kühnel, M. Czernohorsky, T. Kämpfe, M. Rudolph, B. Pätzold, D. Lehninger, F. Müller, R. Olivo, M. Lederer, R. Hoffmann, P. Steinke, K. Zimmermann, U. Mühle, K. Seidel and J. Müller, "A Multilevel FeFET Memory Device based on Laminated HSO and HZO Ferroelectric Layers for High-Density Storage," 2019 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, Dec. 2019, pp. 28.7.1-28.7.4, doi: 10.1109/IEDM19573.2019.8993642.
[12] N. Liu, C. Luo, H. Wu, Y. Ding, X. Lu, Z. Yan, J.-M. Liu, and G. Yuan, “Precise control of fatigue, wake-up, charge injection, and break-down in Hf0.5Zr0.5O2-based ferroelectric memories,” Appl. Phys. Lett., vol. 124, no. 19, May 2024, Art. No. 192905, doi: 10.1063/5.0207501.
[13] K. Lee, H.-J. Lee, T. Y. Lee, H. H. Lim, M. S. Song, H. K. Yoo, D. I. Suh, J. G. Lee, Z. Zhu, A. Yoon, M. R. MacDonald, X. Lei, K. Park, J. Park, J. H. Lee, and S. C. Chae, “Stable subloop behavior in ferroelectric Si-doped HfO2,” ACS Appl. Mater. Interfaces, vol. 11, no. 42, pp. 38929–38936, Oct. 2019, doi: 10.1021/acsami.9b12878.
[14] K. Ni, J. Smith, H. Ye, B. Grisafe, G. B. Rayner, A. Kummel, and S. Datta, “A novel ferroelectric superlattice based multi-level cell non-volatile memory,” 2019 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2019, pp. 28.8.1–28.8.4, doi: 10.1109/IEDM19573.2019.8993670.
[15] Y. Xu, Y. Yang, S. Zhao, T. Gong, P. Jiang, Y. Wang, P. Yuan, Z. Dang, Y. Chen, S. Lv, Y. Ding, Y. Wang, J. Bi, and Q. Luo, “Improved multibit storage reliability by design of ferroelectric modulated antiferroelectric memory,” IEEE Trans. Electron Devices, vol. 69, no. 4, pp. 2145–2150, Apr. 2022, doi: 10.1109/TED.2021.3139054.
[16] H.-K. Peng, T.-C. Lai, Y.-C. Kao, C.-M. Liu, P.-J. Wu and Y.-H. Wu, “Improved reliability for back-end-of-line compatible ferroelectric capacitor with 3 bits/cell storage capability by interface engineering and post deposition annealing,” IEEE Electron Device Lett., vol. 43, no. 12, pp. 2180–2183, Dec. 2022, doi: 10.1109/LED.2022.3218253.